JPS62217745A - タイミング再生回路 - Google Patents
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- JPS62217745A JPS62217745A JP61061325A JP6132586A JPS62217745A JP S62217745 A JPS62217745 A JP S62217745A JP 61061325 A JP61061325 A JP 61061325A JP 6132586 A JP6132586 A JP 6132586A JP S62217745 A JPS62217745 A JP S62217745A
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- 238000011084 recovery Methods 0.000 title abstract description 6
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 230000005540 biological transmission Effects 0.000 claims description 8
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 4
- 230000008929 regeneration Effects 0.000 claims description 4
- 238000011069 regeneration method Methods 0.000 claims description 4
- 230000001172 regenerating effect Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000287828 Gallus gallus Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
双方向ディジタル伝送装置において、最初に相手側のマ
スタークロツタとの周波数誤差を検出し、以後は強制的
にこの周波数誤差を低減する方向に制御し、且つ受信信
号系列中に周期的に配置されたパルスにて位相差の補正
を行うようにしてタイミングを再生することで、タンク
回路を不要にしてＬＳＩ化を容易にし、且つタイミング
ジッタを少なくしたものである。
スタークロツタとの周波数誤差を検出し、以後は強制的
にこの周波数誤差を低減する方向に制御し、且つ受信信
号系列中に周期的に配置されたパルスにて位相差の補正
を行うようにしてタイミングを再生することで、タンク
回路を不要にしてＬＳＩ化を容易にし、且つタイミング
ジッタを少なくしたものである。
本発明はディジタル総合通信網等の加入者伝送に用いる
双方向ディジタル伝送装置のタイミング再生回路の改良
に関する。
双方向ディジタル伝送装置のタイミング再生回路の改良
に関する。
双方向ディジタル伝送装置は動作開始時には線路等化層
等のトレーニングの為に数フレームのトレーニングパタ
ーンを流し、互いに伝送装置のタイミング調整を行うよ
うにしている。
等のトレーニングの為に数フレームのトレーニングパタ
ーンを流し、互いに伝送装置のタイミング調整を行うよ
うにしている。
この双方向ディジタル伝送装置のタイミング再生回路と
しては、ＬＳＩ化が容易で、タイミングジッタが少ない
ことが望ましい。
しては、ＬＳＩ化が容易で、タイミングジッタが少ない
ことが望ましい。
第８図は従来例のブロック図、第９図は位相同期回路（
Ｄ Ｐ Ｌ Ｌ回路）の動作を示すタイムチャートであ
り、（Ａ）〜（Ｊ）は第８図のａ−ｊ点に対応している
。 図中１は線路等化層、２は全波整流回路、３はタン
ク回路、４はＤＰＬＬ回路、５はマスタークロツタ発生
器、６．１０は！／２分周器、７はセレクタ、８は補正
回路、９はマスタークロックをＮ分周し受信信号のクロ
ックと周波数を同じくする１／Ｎ分周器、１１は位相比
較器、’１２は微分回路を示す。
Ｄ Ｐ Ｌ Ｌ回路）の動作を示すタイムチャートであ
り、（Ａ）〜（Ｊ）は第８図のａ−ｊ点に対応している
。 図中１は線路等化層、２は全波整流回路、３はタン
ク回路、４はＤＰＬＬ回路、５はマスタークロツタ発生
器、６．１０は！／２分周器、７はセレクタ、８は補正
回路、９はマスタークロックをＮ分周し受信信号のクロ
ックと周波数を同じくする１／Ｎ分周器、１１は位相比
較器、’１２は微分回路を示す。
まづＤＰＬＬ回路４の動作を第９図を用いて説明する。
マスタークロック発生器５よりは（Ａ）に示すマスター
クロックを発生し、１／２分周器６に入力する。１／２
分周器６では（Ｂ）に示す２分周したクロックを発生し
、これを用い（Ｃ）（Ｄ）に示す２つの位相の異なるク
ロックを作りこれ等をセレクタ７に出力する。
クロックを発生し、１／２分周器６に入力する。１／２
分周器６では（Ｂ）に示す２分周したクロックを発生し
、これを用い（Ｃ）（Ｄ）に示す２つの位相の異なるク
ロックを作りこれ等をセレクタ７に出力する。
１／２分周器１０には、タンク回路３の出力を微分回路
１２にて微分した（Ｅ）に示す信号が入力し、これを２
分周した（Ｆ）に示す信号を発生させ、これをセレクタ
７に入力している。
１２にて微分した（Ｅ）に示す信号が入力し、これを２
分周した（Ｆ）に示す信号を発生させ、これをセレクタ
７に入力している。
セレクタ７では（Ｆ）に示す信号がＯレベルがらｌレベ
ルに変化する点にて（Ｃ）に示すクロックから（Ｄ）に
示すクロックに切り替えることにより、（Ｇ）に示すク
ロックを作り補正回路８に出力する。
ルに変化する点にて（Ｃ）に示すクロックから（Ｄ）に
示すクロックに切り替えることにより、（Ｇ）に示すク
ロックを作り補正回路８に出力する。
（Ｅ）に示す微分した信号と（Ｈ）又は（１）に示すｌ
／Ｎ分周器９の出力（再生クロック）との位相差を位相
比較器１１にて比較し、（Ｈ）に示す如く再生クロック
が遅れている場合は、（Ｇ）に示すクロックをその侭出
力することで位相を進ませ、（１）に示す如く再生クロ
ックが進んでいる場合は、補正回路８において、（Ｇ）
のイに示すパルスを禁止した（Ｊ）に示すクロックを出
力して位相を遅らせるようにして、マスタークロック発
生器５よりのクロックを受信信号のクロックに同期する
ように補正している。
／Ｎ分周器９の出力（再生クロック）との位相差を位相
比較器１１にて比較し、（Ｈ）に示す如く再生クロック
が遅れている場合は、（Ｇ）に示すクロックをその侭出
力することで位相を進ませ、（１）に示す如く再生クロ
ックが進んでいる場合は、補正回路８において、（Ｇ）
のイに示すパルスを禁止した（Ｊ）に示すクロックを出
力して位相を遅らせるようにして、マスタークロック発
生器５よりのクロックを受信信号のクロックに同期する
ように補正している。
次に第８図のタイミング再生回路に付いて説明する。
受信信号は、線路等化器１にて線路伝送中に受けた歪が
除去され波形整形されて、全波整流回路２にて２値の信
号となり、メカニカルフィルタ又はＬＣフィルタのタン
ク回路よりなるタンク回路３に入力して受信信号のクロ
ック成分を取り出し、ＤＰＬＬ回路４に入力し、上記説
明の動作をさせ、マスタークロツタ発生器５よりのクロ
ックの位相周波数を調整し、受信信号に同期した再生ク
ロックを得ている。
除去され波形整形されて、全波整流回路２にて２値の信
号となり、メカニカルフィルタ又はＬＣフィルタのタン
ク回路よりなるタンク回路３に入力して受信信号のクロ
ック成分を取り出し、ＤＰＬＬ回路４に入力し、上記説
明の動作をさせ、マスタークロツタ発生器５よりのクロ
ックの位相周波数を調整し、受信信号に同期した再生ク
ロックを得ている。
しかしながら、周知のように、インダクタンス成分りは
ＬＳＩ化が困難であり又キャパシタンスＣ４ｘＬＳ Ｉ
化には適さない素子であり、又メカニカルフィルタもＬ
ＳＩ化することは極めて困難であることから、タンク回
路３を持つこのタイミング再生回路をＬＳＩ化すること
は極めて困難である問題点がある。
ＬＳＩ化が困難であり又キャパシタンスＣ４ｘＬＳ Ｉ
化には適さない素子であり、又メカニカルフィルタもＬ
ＳＩ化することは極めて困難であることから、タンク回
路３を持つこのタイミング再生回路をＬＳＩ化すること
は極めて困難である問題点がある。
更に従来方式においては、全て受信信号からタイミング
情報を得ている為、受信信号の符号量干渉により、タン
ク回路３では抑圧しきれないジッタ成分がＤＰＬＬ回路
４の入力信号に発生し、ＤＰＬＬ回路４で再生したクロ
ックにおいても符号量干渉によるジッタ成分を含んでし
まう問題点がある。
情報を得ている為、受信信号の符号量干渉により、タン
ク回路３では抑圧しきれないジッタ成分がＤＰＬＬ回路
４の入力信号に発生し、ＤＰＬＬ回路４で再生したクロ
ックにおいても符号量干渉によるジッタ成分を含んでし
まう問題点がある。
上記問題点は、第１図の本発明の原理ブロック図に示す
如く、相手側のマスククロックと同期をとった後相手側
のマスククロツタとの周波数誤差を検出する為に、最初
にＤＰＬＬ回路４１によりマスタクロツタ発生器４４か
らのマスタクロックと入力パルス制御手段４０を介した
相手側のマスククロックの位相同期をとった後入力パル
ス制御手段４０にてＤＰＬＬ回路４１への受信信号の入
力を禁止する。そして、マスククロック発生器４４より
の周波数と相手側のマスククロツタとの周波数誤差をＤ
ＰＬＬ回路４１から得られる誤差信号を周波数誤差検出
手段４２にて検出し、以後は周波数調整手段４３にて周
波数誤差を低減する方向に制御すると共に受信信号との
位相差を補正する為に、入力パルス制御手段４０の制御
にて入力する受信信号系列中に周期的に配置されたパル
スをＤＰＬＬ回路４１に入力しＤＰＬＬ回路４１にて位
相差の補正をするようにして再生クロックを得るように
した本発明のタイミング再生回路により解決される。
如く、相手側のマスククロックと同期をとった後相手側
のマスククロツタとの周波数誤差を検出する為に、最初
にＤＰＬＬ回路４１によりマスタクロツタ発生器４４か
らのマスタクロックと入力パルス制御手段４０を介した
相手側のマスククロックの位相同期をとった後入力パル
ス制御手段４０にてＤＰＬＬ回路４１への受信信号の入
力を禁止する。そして、マスククロック発生器４４より
の周波数と相手側のマスククロツタとの周波数誤差をＤ
ＰＬＬ回路４１から得られる誤差信号を周波数誤差検出
手段４２にて検出し、以後は周波数調整手段４３にて周
波数誤差を低減する方向に制御すると共に受信信号との
位相差を補正する為に、入力パルス制御手段４０の制御
にて入力する受信信号系列中に周期的に配置されたパル
スをＤＰＬＬ回路４１に入力しＤＰＬＬ回路４１にて位
相差の補正をするようにして再生クロックを得るように
した本発明のタイミング再生回路により解決される。
本発明によれば、ＤＰＬＬ手段４１を′介して周波数誤
差検出手段４２にて検出した自己のマスタークロックと
相手側のマスタークロツタとの周波数誤差を、受信信号
を用いず、周波数誤差調整手段４３にて強制的に低減す
る方向に制御し、且つ入力パルス制御手段４０を介して
入力する受信信号中に周期的に配置されたパルスを用い
ＤＰＬＬ手段４１にて位相を補正するので、タンク回路
を用いずともタイミング再生が可能でＬＳＩ化が容易と
なり、又符号量干渉による影響はなくなり再生したクロ
ックのタイミングジッタを少なくすることが出来る。
差検出手段４２にて検出した自己のマスタークロックと
相手側のマスタークロツタとの周波数誤差を、受信信号
を用いず、周波数誤差調整手段４３にて強制的に低減す
る方向に制御し、且つ入力パルス制御手段４０を介して
入力する受信信号中に周期的に配置されたパルスを用い
ＤＰＬＬ手段４１にて位相を補正するので、タンク回路
を用いずともタイミング再生が可能でＬＳＩ化が容易と
なり、又符号量干渉による影響はなくなり再生したクロ
ックのタイミングジッタを少なくすることが出来る。
第２図は本発明の実施例のブロック図、第３図は第２図
の動作を示すタイムチャートで、（ＥＯ）（Ｃｏ）（Ｆ
Ｃ）（ＣＷ）（ＴＰ）（ＣＰ）（Ａ）（ＳＴ）（Ｃ３）
（ＲＤ）は第２図の同記号に対応している。
の動作を示すタイムチャートで、（ＥＯ）（Ｃｏ）（Ｆ
Ｃ）（ＣＷ）（ＴＰ）（ＣＰ）（Ａ）（ＳＴ）（Ｃ３）
（ＲＤ）は第２図の同記号に対応している。
図中４″はＤＰＬＬ回路、１１°は位相比較器、１３は
コンパレータ、１４は詳細は後述する入力パルス制御器
、１５はフレーム検出器、１６は詳細は後述する収束判
定器、１７はフレームカウンタ、１８は周波数誤差検出
カウンタを示し、尚全図を通じ同一符号は同一機能のも
のを示す。
コンパレータ、１４は詳細は後述する入力パルス制御器
、１５はフレーム検出器、１６は詳細は後述する収束判
定器、１７はフレームカウンタ、１８は周波数誤差検出
カウンタを示し、尚全図を通じ同一符号は同一機能のも
のを示す。
第２図において、最初に数フレーム分送られるトレーニ
ングパルスは、線路等化層１にて等化され、第３図の（
ＥＯ）に示すバイポーラパルスでコンパレータ１３に入
力し、（Ｃ，Ｏ）に示すユニポーラパルスに変換され、
入力パルス制御器１４及びフレーム検出器１５に入力す
る。
ングパルスは、線路等化層１にて等化され、第３図の（
ＥＯ）に示すバイポーラパルスでコンパレータ１３に入
力し、（Ｃ，Ｏ）に示すユニポーラパルスに変換され、
入力パルス制御器１４及びフレーム検出器１５に入力す
る。
フレーム検出器１５ではフレームを検出しくＦＣ）に示
すフレーム検出信号をフレームカウンタ１７及び収束判
定器１６に送る。
すフレーム検出信号をフレームカウンタ１７及び収束判
定器１６に送る。
入力パルス制御器１４には収束判定器１６よりのクロッ
クウィンドウパルスＣＷが送られており、この窓を通っ
た（ＴＰ）に示すトレーニングパルス及びフレームパル
スが出力され、又フレームカウンタ１７より１フレーム
の中で１位相補正する位置を示す（ＣＰ）に示すパルス
が送られており、このパルスも上記（ＴＰ）に示すパル
スと合成され（Ａ）に示すようになりＤＰＬＬ回路４゛
に入力する。
クウィンドウパルスＣＷが送られており、この窓を通っ
た（ＴＰ）に示すトレーニングパルス及びフレームパル
スが出力され、又フレームカウンタ１７より１フレーム
の中で１位相補正する位置を示す（ＣＰ）に示すパルス
が送られており、このパルスも上記（ＴＰ）に示すパル
スと合成され（Ａ）に示すようになりＤＰＬＬ回路４゛
に入力する。
ＤＰＬＬ回路４°では、（ＳＴ）に示すスタート信号で
動作が開始され、第３図の（Φ）のイに示す如く、入力
するトレーニングパルスと１／Ｎ分周器９からの再生ク
ロックとの位相を、収束判定器１６及び位相比較器１１
゛にて比較補正し、収束すれば収束判定器１６内にて（
Ｃ）に示す収束信号を発し、このフレームの最後迄位相
補正を続ける（第２図のＴ＋、Ｔｚ期間）。この次のフ
レーム（Ｔ１． （Ｂ ）に示す自走期間〕はＤＰＬ
Ｌ回路４゛には入力は無いので、位相補正はされず、従
ってマスタークロツタの周波数誤差により第２図の（Φ
）のθに示す位相誤差が発生する。 次のフレーム（ｒ
ａ期間）において、引き込みを開始し、トレーニングパ
ルスにて位相誤差θを補正する補正が行われる（第３図
Ｎ、の期間）。
動作が開始され、第３図の（Φ）のイに示す如く、入力
するトレーニングパルスと１／Ｎ分周器９からの再生ク
ロックとの位相を、収束判定器１６及び位相比較器１１
゛にて比較補正し、収束すれば収束判定器１６内にて（
Ｃ）に示す収束信号を発し、このフレームの最後迄位相
補正を続ける（第２図のＴ＋、Ｔｚ期間）。この次のフ
レーム（Ｔ１． （Ｂ ）に示す自走期間〕はＤＰＬ
Ｌ回路４゛には入力は無いので、位相補正はされず、従
ってマスタークロツタの周波数誤差により第２図の（Φ
）のθに示す位相誤差が発生する。 次のフレーム（ｒ
ａ期間）において、引き込みを開始し、トレーニングパ
ルスにて位相誤差θを補正する補正が行われる（第３図
Ｎ、の期間）。
この引き込み開始時には、収束判定器１６より（Ｃ３）
に示す引き込み開始信号が周波数誤差検出カウンタ１８
に送られ、又収束時には（ＲＤ）に示す収束信号が周波
数誤差検出カウンタ１８及びフレームカウンタ１７に送
られる。
に示す引き込み開始信号が周波数誤差検出カウンタ１８
に送られ、又収束時には（ＲＤ）に示す収束信号が周波
数誤差検出カウンタ１８及びフレームカウンタ１７に送
られる。
周波数誤差検出カウンタ１８では、これにより位相誤差
θを補正するに必要なパルス数Ｎ、がカウントされる。
θを補正するに必要なパルス数Ｎ、がカウントされる。
これが例えば４であったとすると、この値をフレームを
カウントしているフレームカウンタ１７に送り、以下の
フレームＣＴａ、Ｔｓ・・）では、（Ａ）の１．２．３
．４に示す如き１フレームを約（４＋１）等分した位置
で（ＣＰ）に示す信号を位相比較器１１°及び入力パル
ス制御器１４に送り、強制的に、収束判定器１６よりの
進ませるか遅れさせるかの信号ＰＬに従い、第３図の（
φ）に示す如く、４回に分けて位相誤差を補正する方向
で位相補正が行われる。従ってタイミングジッタは少な
くなる。
カウントしているフレームカウンタ１７に送り、以下の
フレームＣＴａ、Ｔｓ・・）では、（Ａ）の１．２．３
．４に示す如き１フレームを約（４＋１）等分した位置
で（ＣＰ）に示す信号を位相比較器１１°及び入力パル
ス制御器１４に送り、強制的に、収束判定器１６よりの
進ませるか遅れさせるかの信号ＰＬに従い、第３図の（
φ）に示す如く、４回に分けて位相誤差を補正する方向
で位相補正が行われる。従ってタイミングジッタは少な
くなる。
尚又入力パルス制御器１４より送られる（ＦＣ）に示す
フレームパルス検出信号と再生クロック（ＲＣ）を位相
比較器１１“で位相を比較し、この結果を補正回路８に
入力することにより、受信信号を基準とした位相補正が
行われる。
フレームパルス検出信号と再生クロック（ＲＣ）を位相
比較器１１“で位相を比較し、この結果を補正回路８に
入力することにより、受信信号を基準とした位相補正が
行われる。
このように受信信号よりは固定パターンであるフレーム
パルスのみを取り込みタイミング再生を行うので、タン
ク回路は必要とせず又符号量干渉は起こらないので、Ｌ
ＳＩ化は容易になり、又タイミングジッタは少なくなる
。
パルスのみを取り込みタイミング再生を行うので、タン
ク回路は必要とせず又符号量干渉は起こらないので、Ｌ
ＳＩ化は容易になり、又タイミングジッタは少なくなる
。
尚以上は受信信号中に周期的に配列されたパルスとして
フレームパルスを用いた例で説明したがこれはフレーム
パルスに限るものではない。
フレームパルスを用いた例で説明したがこれはフレーム
パルスに限るものではない。
次に入力パルス制御器１４に付いて説明する。
第４図は入力パルス制御器の１例のブロック図、第５図
は第４図の動作のタイムチャートで、（ＣＷ） （Ｃｏ
） （ＣＰ） （ｃ） （ＳＣ） （ＴＣ）は第４図の
同記号に対応している。
は第４図の動作のタイムチャートで、（ＣＷ） （Ｃｏ
） （ＣＰ） （ｃ） （ＳＣ） （ＴＣ）は第４図の
同記号に対応している。
第４図のアンド回路２ｏには、第３図、第５図（ＣＯ）
に示す第２図のコンパレータ１３よりのユニポーラ信号
及び第５図の（ＣＷ）に示す第２図の収束判定器１６よ
りのクロックウィンドウパルスが入力しておりアンドが
とられ、この出力はオア回路２１に入力する。オア回路
２１には第３図、第５図（ＣＰ）に示す第２図のフレー
ムカウンタ１７よりの位相を自主補正すべき位置を示す
パルスが入力しており、第５図（ｅ）に示す上記の合成
が第２図、第４図の微分回路１２に出力される。
に示す第２図のコンパレータ１３よりのユニポーラ信号
及び第５図の（ＣＷ）に示す第２図の収束判定器１６よ
りのクロックウィンドウパルスが入力しておりアンドが
とられ、この出力はオア回路２１に入力する。オア回路
２１には第３図、第５図（ＣＰ）に示す第２図のフレー
ムカウンタ１７よりの位相を自主補正すべき位置を示す
パルスが入力しており、第５図（ｅ）に示す上記の合成
が第２図、第４図の微分回路１２に出力される。
この微分回路１２には第５図（ＳＣ）に示す、第２図の
セレクタ７の出力が入力しており、微分回路１２の出力
よりは、＜ｅ）に示すパルス毎に、第５図（ＴＣ）に示
すパルスが出力される。
セレクタ７の出力が入力しており、微分回路１２の出力
よりは、＜ｅ）に示すパルス毎に、第５図（ＴＣ）に示
すパルスが出力される。
この出力は第２図の位相比較器１１′及び収束判定器１
６及び周波数誤差検出カウンタ１８に送られる。
６及び周波数誤差検出カウンタ１８に送られる。
次に収束判定器１６について説明する。
第６図は収束判定器の１例のブロック図、第７図は第６
図の動作のタイムチャートで（ＳＴ）（Ｃ）（ＦＣ）（
ＲＤ）（ＣＷ）（ａ）（ＲＣ）（ＴＣ）（ＰＬ）（ｂ）
は第６図の同記号に対応している。
図の動作のタイムチャートで（ＳＴ）（Ｃ）（ＦＣ）（
ＲＤ）（ＣＷ）（ａ）（ＲＣ）（ＴＣ）（ＰＬ）（ｂ）
は第６図の同記号に対応している。
図中２２．２３，２５．２９〜３１はＦＦ、２４は排他
的論理和回路、２６．２８，３２．３４はアンド回路、
２７はノット回路、３３はオア回路を示す。
的論理和回路、２６．２８，３２．３４はアンド回路、
２７はノット回路、３３はオア回路を示す。
第６図の収束判定器の各部には、第３図、第７図（ＳＴ
）、 （ＦＣ）に示すスタート信号、フレーム検出パ
ルス及び第７図（ＲＣ）に示す再生クロック、 （Ｔ
Ｃ）に示す微分回路１２の出力が入力している。
）、 （ＦＣ）に示すスタート信号、フレーム検出パ
ルス及び第７図（ＲＣ）に示す再生クロック、 （Ｔ
Ｃ）に示す微分回路１２の出力が入力している。
再生クロックＲＣはＦＦ２２に入力し、微分回路の出力
ＴＣにてたたかれ、出力は第７図（Ｂ）の（ａ）に示す
如く、ＲＣよりＴＣが進むとＨレベルとなり、文運れる
とＬレベルとなり、ＦＦ２３及び排他的論理和回路２４
に入力し、ＦＦ２３で１ステップ遅れ（ｂ）に示す信号
となり排他的論理和回路２４にに入力し排他的論理和か
とられ、符号が異なる時Ｈレベルとなり、ＦＦ２５，２
９に入力する。
ＴＣにてたたかれ、出力は第７図（Ｂ）の（ａ）に示す
如く、ＲＣよりＴＣが進むとＨレベルとなり、文運れる
とＬレベルとなり、ＦＦ２３及び排他的論理和回路２４
に入力し、ＦＦ２３で１ステップ遅れ（ｂ）に示す信号
となり排他的論理和回路２４にに入力し排他的論理和か
とられ、符号が異なる時Ｈレベルとなり、ＦＦ２５，２
９に入力する。
ＦＦ２５では、この信号を（ＴＣ）に示す信号のノット
回路２７にて反転された信号でたたくと（Ｃ）に示す信
号となり、ＬレベルからＨレベルに変化することで第３
図、第７図の（Ｃ）に示す引き込み収束信号を発し、Ｆ
Ｆ３０に入力する。
回路２７にて反転された信号でたたくと（Ｃ）に示す信
号となり、ＬレベルからＨレベルに変化することで第３
図、第７図の（Ｃ）に示す引き込み収束信号を発し、Ｆ
Ｆ３０に入力する。
ＦＦ２９では、第２図の周波数誤差検出カウンタ１８に
、ＦＦ３１よりカウント開始の信号Ｃ３が出力される迄
〔第７図の（ＣＷ）の二点〕はこの信号でクリアされて
おり、それ以後動作する。
、ＦＦ３１よりカウント開始の信号Ｃ３が出力される迄
〔第７図の（ＣＷ）の二点〕はこの信号でクリアされて
おり、それ以後動作する。
この動作は、第７図（Ｃ）に示す如く （ａ）と（ｂ）
に示す信号の排他的論理和をとった排他的論理和回路２
４の出力を、（ＴＣ）に示す信号でたたき、（ＲＣ）に
示す如く再生クロックが進むと、収束を示す（ＲＤ）に
示す信号を発し、第２図の周波数誤差検出カウンタ１８
に出力しカウントを停める。
に示す信号の排他的論理和をとった排他的論理和回路２
４の出力を、（ＴＣ）に示す信号でたたき、（ＲＣ）に
示す如く再生クロックが進むと、収束を示す（ＲＤ）に
示す信号を発し、第２図の周波数誤差検出カウンタ１８
に出力しカウントを停める。
このＦＦ２９のでの出力はアンド回路３２に入力すると
共にアンド回路２６に入力し以後の微分回路１２の出力
ＴＣの出力を禁止する。
共にアンド回路２６に入力し以後の微分回路１２の出力
ＴＣの出力を禁止する。
この場合、第６図のａ点即ち信号ＰＬは再生クロックＲ
Ｃが遅れている間はＬレベルで進むとＨレベルとなるの
で、このＰＬの信号を用い自主制御をする時位相を進ま
せるか遅らせるかの指示とする。
Ｃが遅れている間はＬレベルで進むとＨレベルとなるの
で、このＰＬの信号を用い自主制御をする時位相を進ま
せるか遅らせるかの指示とする。
ＦＦ３０に人力した（Ｃ）に示す信号は第７図（Ａ）に
示す如くフレーム検出パルス（ＦＣ）の口にてたたかれ
この出力はＦＦ３１に入力し、又フレーム検出パルス（
Ｆ Ｃ）のハにてたたかれＨレベルのＣＳとなり第１図
の周波数誤差検出カウンタ１８のカウントを開始させる
。
示す如くフレーム検出パルス（ＦＣ）の口にてたたかれ
この出力はＦＦ３１に入力し、又フレーム検出パルス（
Ｆ Ｃ）のハにてたたかれＨレベルのＣＳとなり第１図
の周波数誤差検出カウンタ１８のカウントを開始させる
。
又これはアンド回路３２に入力しくＣＷ）の二のパルス
となり、オア回路３３に入力する。
となり、オア回路３３に入力する。
オア回路３３にはフレーム検出パルスＦＣ及びＦＦ３０
の酉の出力が入力しており、これ等は合成されアンド回
路３４に入力する。アンド回路３４にはスタート信号Ｓ
Ｔが人力しており、この出力は第７図（Ａ）の（ＣＷ）
に示すクロックウィンドウパルスとなり、第２図の入力
パルス制御器１４に入力し、入力パルスを制限する。
の酉の出力が入力しており、これ等は合成されアンド回
路３４に入力する。アンド回路３４にはスタート信号Ｓ
Ｔが人力しており、この出力は第７図（Ａ）の（ＣＷ）
に示すクロックウィンドウパルスとなり、第２図の入力
パルス制御器１４に入力し、入力パルスを制限する。
以上詳細に説明せる如く本発明によれば、タンク回路を
用いず、自主的に周波数誤差を抑圧すると共に受信信号
系列中に周期的に配列されたパルスを用いタイミング再
生が可能となるので、ＬＳＩ化が容易となり又タイミン
グジッタを少なく出来る効果がある。
用いず、自主的に周波数誤差を抑圧すると共に受信信号
系列中に周期的に配列されたパルスを用いタイミング再
生が可能となるので、ＬＳＩ化が容易となり又タイミン
グジッタを少なく出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第１図
の動作を示すタイムチャート、第４図は入力パルス制御
器の１例のブロック図、第５図は第４図の動作のタイム
チャート、第６図は収束判定器の１例のブロック図、第
７図は第６図の動作のタイムチャート、第８図は従来例
のブロック図、 第９図はＤＰＬＬ回路の動作を示すタイムチャートであ
る。 図において、 ■は線路等化層、 ２は全波整流回路、 ３はタンク回路、 ４．４°はＤＰＬＬ回路、 ５．４４はマスタークロック発生器、 ８は補正回路、 ９は１／Ｎ分周器、 １１．１１°は位相比較器、 １２は微分回路、 １３はコンパレータ、 １４は入力パルス制御器、 １５はフレーム検出器、 １６は収束判定器、 １７はフレームカウンタ、 １８は周波数誤差検出カウンタ、 ４０は入力パルス制御手段、 ４１はＤＰＬＬ手段、 ４２は周波数誤差検出手段、 ４３は周波数誤差調整手段を示す。
の動作を示すタイムチャート、第４図は入力パルス制御
器の１例のブロック図、第５図は第４図の動作のタイム
チャート、第６図は収束判定器の１例のブロック図、第
７図は第６図の動作のタイムチャート、第８図は従来例
のブロック図、 第９図はＤＰＬＬ回路の動作を示すタイムチャートであ
る。 図において、 ■は線路等化層、 ２は全波整流回路、 ３はタンク回路、 ４．４°はＤＰＬＬ回路、 ５．４４はマスタークロック発生器、 ８は補正回路、 ９は１／Ｎ分周器、 １１．１１°は位相比較器、 １２は微分回路、 １３はコンパレータ、 １４は入力パルス制御器、 １５はフレーム検出器、 １６は収束判定器、 １７はフレームカウンタ、 １８は周波数誤差検出カウンタ、 ４０は入力パルス制御手段、 ４１はＤＰＬＬ手段、 ４２は周波数誤差検出手段、 ４３は周波数誤差調整手段を示す。
Claims (1)
- 【特許請求の範囲】 対向する双方向ディジタル伝送装置の各マスタークロッ
クの周波数を受信信号パルスにより相手側のクロックに
合致するよう補正しタイミングを再生するに際し、 周波数誤差検出手段（４２）により相手側のマスターク
ロックとの周波数誤差を検出した後は周波数誤差調整手
段（４３）により、この周波数誤差を低減する方向に制
御し、且つ受信信号系列中に周期的に配置されたパルス
にて位相差の補正を行うようにしたことを特徴とするタ
イミング再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061325A JPH0789626B2 (ja) | 1986-03-19 | 1986-03-19 | タイミング再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061325A JPH0789626B2 (ja) | 1986-03-19 | 1986-03-19 | タイミング再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217745A true JPS62217745A (ja) | 1987-09-25 |
| JPH0789626B2 JPH0789626B2 (ja) | 1995-09-27 |
Family
ID=13167870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61061325A Expired - Fee Related JPH0789626B2 (ja) | 1986-03-19 | 1986-03-19 | タイミング再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789626B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075155A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | タイミング引込み方式 |
-
1986
- 1986-03-19 JP JP61061325A patent/JPH0789626B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075155A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | タイミング引込み方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789626B2 (ja) | 1995-09-27 |
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Legal Events
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|---|---|---|---|
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