JPH0789626B2

JPH0789626B2 - タイミング再生回路

Info

Publication number: JPH0789626B2
Application number: JP61061325A
Authority: JP
Inventors: 節福田; 俊隆津田
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1986-03-19
Filing date: 1986-03-19
Publication date: 1995-09-27
Anticipated expiration: 2010-09-27
Also published as: JPS62217745A

Description

【発明の詳細な説明】〔概要〕送信側のマスタークロックに同期させる際に、最初に送
信側との周波数誤差に基づく位相誤差を検出し、以降は
該位相誤差を補正するための、タイミング再生回路が備
えるフレームカウンタが生成するパルスによってこの位
相誤差を一定期間中に低減させる方向に制御すると共
に、受信信号系列中に周期的に配置されたパルスによっ
て位相差の補正を行なうようにしてタイミング信号を再
生するようにして、タンク回路が不必要にしてLSI化を
容易にし、且つ、再生タイミング信号のジッタを抑圧す
る。

〔産業上の利用分野〕

本発明は、デジタル伝送装置のタイミング再生回路、主
としてデジタル総合通信網等の加入者線伝送装置に用い
る双方向デジタル伝送装置のタイミング再生回路の改良
に関する。

双方向デジタル伝送装置においては、その動作開始時に
は線路等化器等のトレーニングのために一定期間トレー
ニングパルスを送信し、互いにタイミング調整を行なう
のが通常である。

この双方向デジタル伝送装置は加入者線伝送に用いられ
るもので、家庭や一般の事務所に設置されることが前提
であるので、小型で調整が不要で、LSIでの実現に整合
したものが望ましい。又、当然のことながら性能上ジッ
タが少ないことが重要である。

〔従来の技術〕

第８図は、従来例のブロック図である。

第８図において、１は加入者線での伝送歪みを等化する
線路等化器、２は双極性（バイポーラ）のパルス系列を
単極性（ユニポーラ）のパルス系列に変換する全波整流
回路、３はこの単極性パルス系列からタイミング成分を
抽出するタンク回路、４は抽出したタイミング成分と自
局のマスタークロックとの位相同期をとるDPLL回路、５
はマスタークロック発生器、６と10は1/2分周器、７は
セレクタ、８は補正回路、９はマスタークロックの周波
数をを1/Nに分周して受信信号のマスタークロック成分
と周波数を同じくする1/N分周器、11は位相比較器、12
は微分回路である。

第８図のタイミング再生回路は次のように動作する。即
ち、まず線路等化器１において受信信号が加入者線を伝
送する間に受けた歪みを除去して波形整形する。波形整
形された受信信号は双極性であるので、全波整流回路に
おいて単極性の信号に変換し、タンク回路に供給する。
タンク回路はLCろ波器又は機械振動子ろ波器よりなり、
受信信号の繰り返し周波数成分、即ちタイミング成分を
抽出する。そして、この抽出されたタイミング成分をDP
LLに供給して、マスタークロック発生器が発生するマス
タークロックとの同期をとって、1/N分周器から受信信
号に同期した再生クロックを得る。

第９図は位相同期回路（DPLL回路）の動作を示すタイム
チャートである。第９図に示す信号（Ａ）乃至（Ｊ）は
第８図に記入してある点ａ乃至ｊにおける信号である。

以下、第８図と第９とを参照してDPLL回路の動作につい
て説明する。

第８図に示すマスタークロック発生器５は第９図の
（Ａ）に示すマスタークロックを発生し、1/2分周器６
に供給する。1/2分周器はマスタークロックの周波数を1
/2に分周した（Ｂ）に示すクロックを生成する。これと
（Ａ）とによって二つの位相の異なるクロック（Ｃ）、
（Ｄ）を作り、これらをセレクタ７の入力端子に供給す
る。

一方、1/2分周器10は、タンク回路３の出力を微分回路1
2によって微分した信号（Ｅ）から（Ｆ）に示す信号を
生成して、セレクタ７の選択信号端子に供給する。

セレクタ７は、選択信号端子の信号レベルによっていず
れかの入力端子に供給されている信号を選択して出力も
ので、（Ｆ）のレベルが“0"から“1"に変化する点にお
いてクロック（Ｃ）からクロック（Ｄ）に切り替えるの
で、セレクタは（Ｇ）に示すクロックを出力して補正回
路に供給する。

位相比較器11においては、信号（Ｅ）と1/N分周器の出
力である再生クロックの位相比較をする。再生クロック
が（Ｈ）に示すように（Ｅ）より遅れている場合には
（Ｇ）に示すクロックを出力して位相を進ませ、再生ク
ロックが（Ｉ）に示す如く（Ｅ）より進んでいる場合に
は、補正回路８において（Ｇ）のイに示すパルスを禁止
した（Ｊ）に示すクロックを出力して位相を遅らせるよ
うにして、マスタークロック発生器５が出力するマスタ
ークロックを受信信号のクロックに同期するように制御
する。

〔発明が解決しようとする問題点〕

しかしながら、LCろ波器を構成するコイルもコンデンサ
もLSIを製造するプロセスとは整合性がなく、LCろ波器
はLSI化には適さない。又、機械振動子ろ波器は一層LSI
化が困難であるから、タンク回路を必要とする上記のタ
イミング再生回路にはLSI化が極めて困難であるという
問題点がある。

ところで、従来のタイミング再生回路においては、受信
信号の全てのパルスを使用してタイミング情報を得る方
式を採用している。加入者線を通ってきた受信信号には
符号間干渉による位相的な歪みが含まれている。このよ
うな信号からタイミング成分を抽出するので、抽出され
たタイミング成分にはタンク回路で除去しきれなかった
ジッタが含まれており、これをDPLLに供給して位相同期
の基準信号とするので、再生クロックもジッタを含んで
いるという問題がある。

〔問題点を解決するための手段〕

第１図は、本発明の原理ブロック図である。

第１図において、40は入力パルスを選択的に後述するDP
LLに供給する入力パルス制御手段、41はクロックを再生
するDPLL手段、42は受信信号のマスタークロック成分と
自局のマスタークロックとの周波数誤差に基づく位相誤
差を検出する周波数誤差検出手段、43は該周波数誤差検
出手段が検出した位相差に対応した数のパルスによって
該周波数誤差を強制的に補正し、且つ、受信信号系列中
に周期的に配置されているパルスによって位相差を補正
する周波数誤差調整手段、44はマスタークロック発生器
である。

本発明の特徴は、先ず送信側と受信側との間の周波数を
検出し、その周波数誤差を抑圧した状態で受信信号系列
中に周期的に配置されたパルスによって位相差を補正す
る点にある。

〔作用〕

まず、初期トレーニング期間に受信信号の全てのパルス
をDPLLに供給して一旦受信信号のマスタークロックと自
局のマスタークロックとの周波数誤差に伴う位相誤差を
抑圧し、その後入力パルス制御手段によって一定期間の
間入力信号のDPLLへの入力を禁止して位相同期を行わせ
ないようにして、周波数誤差検出手段において受信信号
のマスタークロックと自局のマスタークロックとの周波
数誤差に基づいて一定期間に生ずる位相差を検出すると
共に、この位相差をなくすために必要な位相補正の回数
を求め、周波数誤差調整手段において、該位相補正の回
数に等しい数の、受信信号中には含まれないパルスによ
って強制的に周波数誤差の補正を行なうと共に、受信信
号系列中に周期的に配置されたパルスのみをDPLLに入力
して受信クロックと再生クロックとの位相差を補正する
ようにしてタイミングを再生する。

受信信号系列中に周期的に配置されたパルスの一例とし
てフレームパルスがあるが、フレームパルスはフレーム
パターン検出によって抽出できるので、本発明によれ
ば、タンク回路が必要ないタイミング再生回路を得るこ
とができる。又、受信信号系列中の周期的に配置された
パルスを抽出・波形再生を行ったパルスによって位相を
補正するので、それらのパルス間に符号間干渉はほとん
どないために、再生されたタイミングには符号間干渉に
よる位相ジッタはほとんど影響しない。

〔実施例〕

第２図は本発明実施例のブロック図である。

第２図において、１は線路等化器、13は線路から入力さ
れる両極性の信号を単極性の信号に変換するコンパレー
タ、14は位相同期に使用するパルスを入力パルスから選
択的に取り出す入力パルス制御器、15は該コンパレータ
の出力からフレームパルスを抽出するフレーム検出器で
ある。又、４′はDPLL回路で、マスタークロック発生器
５、1/2分周器６及び10、セレクタ７、位相比較器1
1′、1/N分周器９よりなる。更に、16は周波数誤差に基
づく位相誤差がほぼ零に収束したことを判定して種々の
制御信号を生成する収束判定器、17は周波数誤差に基づ
く位相誤差を強制的に補正する、受信信号中には含まれ
ないパルスを生成するフレームカウンタ、18は周波数誤
差があるために一定期間に生ずる位相誤差を補正するた
めに必要な補正回数を求める周波数誤差検出カンウタ
で、16乃至18によって周波数誤差検出手段を構成する。
そして、８′は位相差を補正する補正回路で、周波数誤
差調整手段を構成する。

第３図は、第２図の動作を示すタイムチャートである。
以下、第２図及び第３図を参照して本発明の実施例の動
作を説明する。

加入者線を経由して入力される受信信号は線路等化器１
によって線路における歪みを除去され、波形整形され
る。線路等化器１の出力は第３図の（EO）に示す両極性
の信号である。このEOをコンパレータ13に供給して、第
３図（CO）に示す単極性の信号に変換する。このCOは入
力パルス制御器14とフレーム検出器15とに供給される。

フレーム検出器15においては、COからフレームパターン
を検出・波形再生して、第３図（FC）に示すフレーム検
出信号を出力し、収束判定器16及びフレームカウンタ17
に送る。

入力パルス制御器14には、受信信号から得たCOの他に収
束判定器からのウィンドウパルスCWと、フレームカウン
タからの強制的に位相補正を行なう位相補正パルスCPが
供給されている。CWは、その名の通り、CWが特定レベル
にある時だけ信号を通過させるもので、この場合はCWが
“1"レベルの時のみCOを形成するパルスを通過させる。
この通過した信号が第３図（TP）で、第２図上では入力
パルス制御器の中の信号である。このTPに前記CPを合成
した信号Ａを入力パルス制御器が出力してDPLL4′に供
給する。

今、双方向伝送装置において位相同期を確立する期間に
ついて考えているので、第３図の最初の複数フレームは
トレーニング期間である。そして、トレーニング期間中
のフレームT₁乃至T₃において周波数誤差に基づく位相差
を検出し、その後にその周波数誤差を強制的に補正する
とともにフレームパルスによって再生クロックとの位相
差を補正して位相同期を確立するという手順で制御す
る。以下にこの制御の詳細を説明する。

DPLL回路４′にはCWの最初のウィンドウを通過したトレ
ーニングパルスTPが入力され、第３図に（ST）で示すス
タート信号でDPLL回路の引込み動作が開始される。動作
開始時には位相同期がとれていないので、第３図（Φ）
のイで表示した部分に示すようにトレーニングパルスと
1/N分周器の出力である再生クロックには位相差がある
が、これを位相比較器11′によって比較、補正回路によ
って補正して、図３のイの部分の最後部のように一旦周
波数誤差、位相誤差をなくして同期をとり、収束判定器
において第３図（Ｃ）に示すDPLLの収束信号を発し、引
続きこのフレームの最後まで位相同期をとり続ける。以
上が第３図のフレームT₁及びT₂の期間である。

この次のフレームT₃においては、CWのレベルを“0"に下
げてトレーニングパルスが入力パルス制御器を通過しな
いようにする。つまり、位相同期をとるための基準信号
がDPLL回路４′に入力されるのを禁止するので、DPLLは
自走を開始する。従って、マスタークロックの周波数誤
差により、第３図の（Φ）においてθで示す位相誤差が
１フレームの間に生ずる。

次のフレームT₄においては再びCWのレベルを“1"に上げ
てトレーニングパルスをDPLL回路４′に供給すると共
に、第３図に（CS）にて示す引込み開始信号で再びDPLL
の引込みを開始し、同時にCSを周波数誤差検出カウンタ
に供給してトレーニングパルスのカウントを開始する。
再び位相同期がとれると収束判定器が第３図において
（RD）で示す信号を発して周波数誤差検出カウンタ18の
カウント動作を停止する。従って、ここで得られたカウ
ント値が周波数誤差を補正するために必要な位相補正の
回数或いは補正に必要なパルス数を示す。このカウント
値が例えば４であったとして、これをフレームカウンタ
17に送り、位相補正を行なう位置でパルスを発生させ
る。このパルスは、フレームカウンタで生成されるの
で、受信信号中には含まれないパルスである。これを第
３図（CP）に示す。以降のフレームではCPの１、２、
３、４に示すように１フレームを（４＋１）等分した位
置に周波数補正パルスを有する信号（CP）を位相比較器
11′及び入力パルス制御器に送り、収束判定器16が出力
する位相補正の方向を示す信号PLに従って、第３図の
（Φ）におけるフレームT₄以降のように、１フレームに
４回周波数誤差に伴う位相の補正を強制的に行なう。こ
の位相補正で使用するパルスは受信信号には含まれない
パルスであるので、受信信号の符号間干渉に起因するジ
ッタはこの位相補正には影響を与えない。又、今の場合
１フレーム内で生じた周波数誤差を解消するためのパル
ス数は４であると仮定しているので、１フレーム中で４
回の位相補正をすれば周波数誤差を補正できる。周波数
補正パルスの位置は１フレーム内であれば任意でもよい
が、等間隔にしているために各々のパルスで補正する前
と補正した後での位相差（これがジッタとなる）が等し
くなり、且つ不等間隔の場合の補正前後の最大の位相差
より必ず小さくなるので、ジッタを最小にすることがで
きる。

又、自走させて周波数誤差に伴う位相誤差を検出した後
は、CWではフレームパルスの位置だけを“1"とすること
により受信信号のうちフレームパルスのみを入力パルス
制御器が出力するようにして、このフレームパルスを使
用して受信信号のクロックと再生クロックとの位相差を
比較し、この結果を補正回路に供給して受信信号を基準
とした位相補正を行なう。このように、受信信号からは
固定パターンであるフレームパルスのみを取り込んでタ
イミング再生を行なう。このフレームパルスはフレーム
パターンをデジタル的に検出して受信信号から抽出する
ので、本発明のタイミング再生回路はタンク回路を必要
とせず、従ってLSIとの整合性がよいという利点を有す
る。更に、受信信号系列中で時間的に離れた、孤立パタ
ーンと見なせるフレームパルスによって位相補正を行な
うので、受信信号が持つ符号間干渉の影響を受けること
が少なく、ジッタが小さくなるという利点も有する。

以上では、受信信号中に周期的に配列されたパルスとし
てフレームパルスを使用した例によって説明したが、こ
れはフレームパルスに限定されるものではなく、その他
の目的のために挿入される所謂サービスビットなどを使
用してもよい。又、第３図に示した如く１フレーム内に
おける周波数誤差に伴う位相誤差を検出して、１フレー
ム内でそれを強制補正するパルス数を求めて補正する例
では説明したが、誤差検出や誤差補正のための時間は１
フレームに限定されるものではない。

これまでは、本発明のタイミング再生回路を構成するブ
ロックの動作を既定のものとして説明してきたが、以下
において上記の動作において主要な機能を果たすブロッ
クである入力パルス制御器と収束判定器の動作につい
て、詳細な回路とタイムチャートに従って説明する。

第４図は、入力パルス制御器の一例の回路図である。

第４図において、20は論理積回路、21は論理話回路で、
20と21とによって入力パルス制御器を構成する。又、12
は微分回路で、第２図における微分回路の詳細の構成を
示したものである。

第５図は、第４図の動作のタイムチャートで、第５図に
（CW）、（CO）、（CP）、（Ａ）、（SC）、（TC）で示
す信号は第４図にCW、CO、CP、Ａ、SC、TCで示す信号に
対応しており、それらは第２図、第３図に同一符号で示
されている信号と同一である。このうちCW、CO、CP、
Ａ、TCは実施例の説明において既出の信号であり、SCだ
けが新たな信号である。このSCは第２図におけるセレク
タ７の出力で、マスタークロック発生器の出力から1/2
分周器において生成した二のクロックから与えられるク
ロックで、第９図の（Ｇ）に対応するクロックである。

さて、第４図の論理積回路20の二の入力端子には、第２
図のコンパレータの出力であるCOと、収束判定器が出力
するウィンドウパルスであるCW（CWの生成については後
に収束判定器の説明において詳述する）が供給されてい
る。従ってCWのレベルが“1"の時のみCOを形成するトレ
ーニングパルスが論理積回路の出力に現れ、第５図の
（TP）に示すような信号が生成される。このTPと、フレ
ームカウンタが出力する位相補正パルスCPとを論理話回
路21の二の入力端子に供給するので、該論理話回路21の
出力Ａは第５図に（Ａ）にて示す信号となる。これは、
第３図における（Ａ）と同一のものである。第５図の下
部に（Ａ）にて示す信号波形は、第５図の上部に（Ａ）
にて示す信号を形成するパルスをクロックSCの尺度で拡
大したものである。ちなみに、SCはCO、Ａなどより２桁
程度高速のクロックである。従って、Ａの１パルスはSC
の１パルスに比較すれば非常に長いパルスである。これ
をSCをクロックとした微分回路12を構成するフリップフ
ロップのデータ端子に入力して、SCによって保持する。
その保持出力を次段のフリップフロップのデータ端子に
入力し、SCのパルスで保持し、前段のフリップフロップ
の同相出力と後段のフリップフロップの反転出力との論
理積をとって微分するので、微分回路12の出力は第５図
に（TC）にて示すように、入力パルス制御器の出力Ａを
形成するパルスの立ち上がりを捉えた微分パルスとな
る。このように、Ａの全てのパルスについて一つの微分
パルスが生成されるので、微分回路12の出力TCは、Ａを
形成するパルスより短いパルス幅のパルスで形成されて
パルスの出現パターンはＡと同じ信号となる。このTCは
第２図の収束判定器、位相比較器及び周波数誤差カウン
タに供給される。

第６図は、収束判定器の一例の回路図である。

第６図において、22、23、25、29、30、31はフリップフ
ロップ、24は排他的論理話回路、26、28、32、34は論理
積回路、27は論理反転回路、33は論理話回路である。そ
して、同図のRC、TC、ST、PL、RD、FC、CS、CWは第２図
及び第３図にて既出の信号である。

第７図は第６図の動作のタイムチャートである。同図に
おける（SC）、（FC）、（RD）、（CW）、（RC）、（T
C）、（PL）も第２図又は第３図にて既出の信号で、第
６図における同一符号の信号とも同じ信号である。又、
第７図において（Ｂ）、（Ｃ）にて示される信号は第６
図の信号Ｂ、Ｃと同一である。そして、第７図の（あ）
は動作の全体を表現する図、（い）は（あ）における
（収束１）付近を拡大して示した図、（う）は（あ）に
おける（収束２）付近を拡大して示した図である。尚、
（収束１）は第３図におけるイの期間において一旦周波
数誤差による位相誤差を抑圧した時点に対応し、（収束
２）は第３図におけるθなる位相誤差をなくすように位
相補正して、第３図の（RD）が“1"に上がった時点に対
応する。以下、第６図と第７図とを中心に、必要があれ
ば第２図、第３も参照して収束判定器の動作を説明す
る。

再生クロックRCはフリップフロップ22のデータ端子に入
力され、第２図の微分回路12の出力であるTCをクロック
として保持される。従って、第７図（い）に示すよう
に、RCのパルスがTCのパルスより進んでいるとフリップ
フロップ22の出力PLは“1"を出力する。従ってPLの“0"
と“1"の切り替わりで位相制御の方向を変化させて、位
相同期がかかる方向に位相を制御することができる。

第６図のフリップフロップ23と排他的論理話回路24と
は、上記切り替わり点を検出する機能を実現する。即
ち、フリップフロップ22の出力で初めてPLが“1"に変化
する時には、フリップフロップ23の出力はそれより１ク
ロック前（TCの１パルス前）のPL（即ち“0"である）を
保持したものであるので、この時点で排他的論理話をと
ればRCとTCの位相関係が逆転したことを検出できる。こ
の排他的論理話回路24の出力をTCの反転によってフリッ
プフロップ25において保持すれば、一回目の収束である
（収束１）を示す信号Ｃが生成される。これが、第７図
（あ）及び（い）において（Ｃ）にて示す信号で、第３
図に（Ｃ）にて示される信号と同一である。尚、Ｃが
“1"に変化した後はＣの反転であるところのフリップフ
ロップ25の反転出力によってクロックTCが論理積回路28
において禁止されるので、以降はフリップフロップ25は
動作を停止する。

このＣをフリップフロップ30、31に入力してフレーム検
出信号FCによって保持する。即ち、フリップフロップ30
において第７図ロに示すフレームパルスによって保持さ
れ、次いでフリップフロップ31において第７図ハに示す
フレームパルスによって保持された信号が、第７図
（あ）に示す（CS）であり、第３図におけるθなる位相
誤差を補正するための引込み動作の開始のための信号CS
と同一の信号である。

このCSでDPLLは再度引込みを開始し、第６図のフリップ
フロップ22において再生クロックRCと微分回路の出力TC
の位相比較を行ない、位相補正の方向を示す信号PLと位
相補正の収束タイミングを検出する。上記と同様に（収
束２）時点で位相補正の収束タイミングを示す信号が排
他的論理話回路24より出力され、フリップフロップ29の
データ端子に供給される。ところで、フリップフロップ
29のクリア端子にはフリップフロップ31の出力、即ちCS
が供給されているので、（収束１）の時点で排他的論理
話回路24が収束信号を出力する時にはこの収束信号はフ
リップフロップ29においては禁止されている。今はCSに
よってクリアが解かれた状態であるので、フリップフロ
ップ29において（収束２）の時点で生成された収束信号
がTCの反転によって保持される。この出力は、第７図
（あ）、（う）における（RD）にて示す信号で、θなる
位相差をなくす補正が収束したことを示す第３図で（R
D）にて示した信号で、第２図のフレームカウンタと周
波数誤差検出カウンタに供給されている。このRDが出力
されると、RDの反転によって論理積回路26においてTCが
禁止されるので、以降はフリップフロップ22、23、29も
動作を停止する。

説明が最後になったが、以下においてウィンドウパルス
CWの生成について上述する。

（収束１）における収束信号ＣをFCの２個のパルスで保
持した信号CSと、フリップフロップ29の反転出力（RDの
反転）の論理積を論理積回路32においてとると、（CS）
立ち上がりから（RD）の立ち上がり迄の時間が切り出さ
れて、第７図（あ）における（CW）でニとして示したバ
ルス生成される。これを論理話回路33の入力端子に供給
する。

又、フリップフロップ30は（収束１）の収束を示す信号
ＣをFCのロにて示すパルスで保持して出力する。この反
転を論理和回路33の入力端子に供給する。

更に、FCを論理和回路33の入力端子に供給する。

これら３つの信号の論理和を論理積回路34の入力端子に
供給し、論理積回路34の他の入力端子にはスタート信号
STを供給する。これによって、論理和回路33に供給され
る各々の信号の“1"とSTの“1"とが一致する期間だけ
“1"となる信号が出力される。これがとりもなおさずウ
ィンドウパルスCWであり、このCWのパルスを第２図の入
力パルス制御器に入力することによって、第２図のコン
パレータの出力から位相制御に必要なパルスを切り出す
ことができる。

〔発明の効果〕

以上詳述したように、本発明により、タンク回路を必要
としないタイミング再生回路が実現でき、更に、受信信
号には含まれないパルスによって周波数誤差の補正を行
なうとともに、受信信号系列中に周期的に配列されたパ
ルスのを使用して受信信号の位相と再生クロックの位相
をとを比較・補正して位相同期を確立するために、受信
信号の符号間干渉に影響されにくい、ジッタの少ないタ
イミング再生回路を実現することができ、デジタル伝送
装置、なかんずく加入者線の双方向伝送装置におけるタ
イミング再生回路の小型化とせきょう改善に貢献でき
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明実施例のブロック図、第３図は第２図の動作を示すタイムチャート、第４図は入力パルス制御器の一例の回路図、第５図は第４図の動作のタイムチャート、第６図は収束判定器の一例の回路図、第７図は第６図の動作のタイムチャート、第８図は従来例のブロック図、第９図はDPLL回路の動作を示すタイムチャートである。図において、１は線路等化器、２は全波整流回路、３はタンク回路、
４、４′はDPLL回路、５、44はマスタークロック発生
器、６、10は1/2分周回路、７はセレクタ、８は補正回
路、９は1/N分周回路、11、11′は位相比較器、12は微
分回路、13はコンパレータ、14は入力パルス制御器、15
はフレーム検出器、16は収束判定器、17はフレームカウ
ンタ、18は周波数誤差検出カウンタ、40は入力パルス制
御手段、41はDPLL手段、42は周波数誤差検出手段、43は
周波数誤差調整手段を示す。

Claims

【特許請求の範囲】

【請求項１】デジタル伝送装置のマスタークロックを受
信信号により送信側のマスタークロックに同期させるタ
イミング再生回路において、受信信号の全てのパルスを使用してDPLLにおいて一旦位
相誤差を零に収束させた後に、受信信号のパルスが該DP
LL回路に入力されるのを禁止する入力パルス制御手段
と、受信信号のパルスが該DPLL回路に入力されるのを禁止さ
れている間に生ずる送信側のマスタークロックと伝送装
置内のマスタークロックの周波数誤差に伴う位相誤差を
検出すると共に、該位相誤差を補正するのに必要な位相
補正の回数を求める周波数誤差検出手段と、該位相補正の回数に等しい数のパルスによって強制的に
周波数誤差の補正を行なうと共に、受信信号系列中に周
期的に配置されたパルスのみを該DPLL回路に入力して送
信側のマスタークロックと伝送装置のマスタークロック
との位相差を補正する周波数誤差調整手段とを備えることを特徴とするタイミング再生回路。