JPH0884137A - クロック再生回路 - Google Patents
クロック再生回路Info
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- JPH0884137A JPH0884137A JP6219107A JP21910794A JPH0884137A JP H0884137 A JPH0884137 A JP H0884137A JP 6219107 A JP6219107 A JP 6219107A JP 21910794 A JP21910794 A JP 21910794A JP H0884137 A JPH0884137 A JP H0884137A
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Abstract
(57)【要約】
【目的】 デジタルＰＬＬを用いたバーストデータ受信
において、同期引き込みしやすく、同期外れしにくいク
ロック再生回路を簡単な回路で実現する。 【構成】 バーストデータの先頭を検出するデータ検出
回路１３と、このデータ検出回路の出力によりビット同
期パターンの期間中はデジタルＰＬＬ１のプログラマブ
ルデバイダの設定値を小さくし、ビット同期パターンに
続く情報ビット部ではデジタルＰＬＬ１のプログラマブ
ルデバイダの設定値を大きくするプログラマブルデバイ
ダ制御回路１４により、バーストデータの先頭部分で素
早く同期を引き込み、その後の情報ビット部では同期外
れしにくくする。
において、同期引き込みしやすく、同期外れしにくいク
ロック再生回路を簡単な回路で実現する。 【構成】 バーストデータの先頭を検出するデータ検出
回路１３と、このデータ検出回路の出力によりビット同
期パターンの期間中はデジタルＰＬＬ１のプログラマブ
ルデバイダの設定値を小さくし、ビット同期パターンに
続く情報ビット部ではデジタルＰＬＬ１のプログラマブ
ルデバイダの設定値を大きくするプログラマブルデバイ
ダ制御回路１４により、バーストデータの先頭部分で素
早く同期を引き込み、その後の情報ビット部では同期外
れしにくくする。
Description
【０００１】
【産業上の利用分野】この発明は、デジタルＰＬＬ(PL
L：phase-locked loop)を用いたクロック再生回路に関
するものである。
L：phase-locked loop)を用いたクロック再生回路に関
するものである。
【０００２】
【従来の技術】図６は従来のデジタルＰＬＬを用いたク
ロック再生回路を示すブロック図である。図において、
１はデジタルＰＬＬ、２はこのデジタルＰＬＬ１により
再生されたクロックで受信データの復号を行う復号器で
ある。
ロック再生回路を示すブロック図である。図において、
１はデジタルＰＬＬ、２はこのデジタルＰＬＬ１により
再生されたクロックで受信データの復号を行う復号器で
ある。
【０００３】また、図７は上記デジタルＰＬＬ１の内部
構成図を示し、デジタルＰＬＬ１は、位相比較器１ａに
よって再生クロックと入力データの位相を比較して位相
のずれを検出したときにカウンタ１ｂをインクリメント
もしくはデクリメントし、そのカウンタ１ｂのキャリー
もしくはボロー出力に基づいて基準クロック追加／削除
回路１ｃで入力データに対して基準クロックの追加、削
除を行うことにより同期の引き込みを行うようになさ
れ、このとき基準クロックの分周比を基準クロック追加
／削除回路１ｃ内に内蔵するプログラマブルデバイダに
より設定するようになされている。
構成図を示し、デジタルＰＬＬ１は、位相比較器１ａに
よって再生クロックと入力データの位相を比較して位相
のずれを検出したときにカウンタ１ｂをインクリメント
もしくはデクリメントし、そのカウンタ１ｂのキャリー
もしくはボロー出力に基づいて基準クロック追加／削除
回路１ｃで入力データに対して基準クロックの追加、削
除を行うことにより同期の引き込みを行うようになさ
れ、このとき基準クロックの分周比を基準クロック追加
／削除回路１ｃ内に内蔵するプログラマブルデバイダに
より設定するようになされている。
【０００４】つまり、通常の場合、デジタルＰＬＬ１の
分周比設定端子（プログラマブルデバイダの設定端子）
Ａ，Ｂ，Ｃ，Ｄに「Ｈ」レベルと「Ｌ」レベルによって
「２0，２1，２2，２3」の値が設定されるが、その設定
値が小さい場合に基準クロックの分周比が大きくなり、
逆に、設定値が大きい場合に基準クロックの分周比が小
さくなるように設定され、プログラマブルデバイダの設
定値を小さく設定すると基準クロックの分周比が大きく
なり、一度に追加、削除される基準クロックも大きくな
るため、例えば最初の入力データと再生クロックの位相
が大きくずれていても早く同期が引き込まれることにな
り、逆に、同期が外れかかったときには、同様に追加、
削除するクロックが大きいため、同期は外れ易くなる。
分周比設定端子（プログラマブルデバイダの設定端子）
Ａ，Ｂ，Ｃ，Ｄに「Ｈ」レベルと「Ｌ」レベルによって
「２0，２1，２2，２3」の値が設定されるが、その設定
値が小さい場合に基準クロックの分周比が大きくなり、
逆に、設定値が大きい場合に基準クロックの分周比が小
さくなるように設定され、プログラマブルデバイダの設
定値を小さく設定すると基準クロックの分周比が大きく
なり、一度に追加、削除される基準クロックも大きくな
るため、例えば最初の入力データと再生クロックの位相
が大きくずれていても早く同期が引き込まれることにな
り、逆に、同期が外れかかったときには、同様に追加、
削除するクロックが大きいため、同期は外れ易くなる。
【０００５】上述したように、デジタルＰＬＬ１の同期
引き込み段数はプログラマブルデバイダにより決定され
るが、プログラマブルデバイダの設定値を小さくすると
同期引き込み時間が短くなり、逆に、プログラマブルデ
バイダの設定値を大きくすると同期外れを起こしにくく
なる。
引き込み段数はプログラマブルデバイダにより決定され
るが、プログラマブルデバイダの設定値を小さくすると
同期引き込み時間が短くなり、逆に、プログラマブルデ
バイダの設定値を大きくすると同期外れを起こしにくく
なる。
【０００６】
【発明が解決しようとする課題】従来は、図６及び図７
に示すように、プログラマブルデバイダの設定値、つま
りデジタルＰＬＬ１の分周比設定端子は「ＨＬＬＨ」の
設定値に固定的に設定されているが、この設定値が小さ
な値に設定された場合、同期引き込みは速くなるが、同
期が外れやすくなり、逆に、同期を外れにくくするよう
に大きな値に設定された場合は、同期引き込み時間が長
くなるという相反する問題があり、特に、移動体通信等
のバースト受信においては大きな問題となっていた。
に示すように、プログラマブルデバイダの設定値、つま
りデジタルＰＬＬ１の分周比設定端子は「ＨＬＬＨ」の
設定値に固定的に設定されているが、この設定値が小さ
な値に設定された場合、同期引き込みは速くなるが、同
期が外れやすくなり、逆に、同期を外れにくくするよう
に大きな値に設定された場合は、同期引き込み時間が長
くなるという相反する問題があり、特に、移動体通信等
のバースト受信においては大きな問題となっていた。
【０００７】この発明は移動体通信等のバースト受信に
おける上記のような問題点を解消するためになされたも
ので、同期引き込みを迅速に行うとともに、一旦、同期
確立した後は、同期状態を保持して安定したクロックの
再生を可能とするクロック再生回路を得ることを目的と
する。
おける上記のような問題点を解消するためになされたも
ので、同期引き込みを迅速に行うとともに、一旦、同期
確立した後は、同期状態を保持して安定したクロックの
再生を可能とするクロック再生回路を得ることを目的と
する。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
るクロック再生回路は、設定値に基づいた分周比に従っ
て基準クロックを分周するプログラマブルデバイダを内
蔵し、入力データと再生クロックとの位相を比較してそ
の位相のずれに基づいて入力データに対して分周された
基準クロックの追加、削除を行って再生クロックを位相
補正して同期引き込みを行うデジタルＰＬＬを用いたク
ロック再生回路において、上記デジタルＰＬＬの再生ク
ロックの位相補正量を制御してバースト受信データの先
頭部分のビット同期パターン部では同期引き込みを速く
し、その後の情報ビット部では同期状態を保持させる制
御手段を備えたことを特徴とするものである。
るクロック再生回路は、設定値に基づいた分周比に従っ
て基準クロックを分周するプログラマブルデバイダを内
蔵し、入力データと再生クロックとの位相を比較してそ
の位相のずれに基づいて入力データに対して分周された
基準クロックの追加、削除を行って再生クロックを位相
補正して同期引き込みを行うデジタルＰＬＬを用いたク
ロック再生回路において、上記デジタルＰＬＬの再生ク
ロックの位相補正量を制御してバースト受信データの先
頭部分のビット同期パターン部では同期引き込みを速く
し、その後の情報ビット部では同期状態を保持させる制
御手段を備えたことを特徴とするものである。
【０００９】また、請求項２に係るクロック再生回路
は、上記制御手段として、上記バースト受信データの先
頭を検出するデータ検出回路と、バースト受信データの
先頭部分のビット同期パターン部では上記プログラマブ
ルデバイダの設定値を小さくすると共に、その後の情報
ビット部ではプログラマブルデバイダの設定値を大きく
制御するプログラマブルデバイダ制御回路とを備えたこ
とを特徴とするものである。
は、上記制御手段として、上記バースト受信データの先
頭を検出するデータ検出回路と、バースト受信データの
先頭部分のビット同期パターン部では上記プログラマブ
ルデバイダの設定値を小さくすると共に、その後の情報
ビット部ではプログラマブルデバイダの設定値を大きく
制御するプログラマブルデバイダ制御回路とを備えたこ
とを特徴とするものである。
【００１０】また、請求項３に係るクロック再生回路
は、上記制御手段として、バーストデータの先頭からの
データ数をカウントし、ビット同期パターン部では上記
プログラマブルデバイダの設定値を小さくすると共に、
その後の情報ビット部ではプログラマブルデバイダの設
定値を大きく制御する出力を送出するデータカウント回
路を備えたことを特徴とするものである。
は、上記制御手段として、バーストデータの先頭からの
データ数をカウントし、ビット同期パターン部では上記
プログラマブルデバイダの設定値を小さくすると共に、
その後の情報ビット部ではプログラマブルデバイダの設
定値を大きく制御する出力を送出するデータカウント回
路を備えたことを特徴とするものである。
【００１１】さらに、請求項４に係るクロック再生回路
は、上記制御手段として、バーストデータの先頭からビ
ット同期パターンの期間パルスを出力するデータ検出パ
ルス発生回路と、その出力パルスに基づいて上記基準パ
ルスを倍数化した異なる倍数のクロックを選択して上記
デジタルＰＬＬに入力される補正周波数の切り換えを行
ってビット同期パターン部は位相補正量を大きく、その
後の情報ビット部は位相補正量を小さく制御する補正周
波数制御回路とを備えたことを特徴とするものである。
は、上記制御手段として、バーストデータの先頭からビ
ット同期パターンの期間パルスを出力するデータ検出パ
ルス発生回路と、その出力パルスに基づいて上記基準パ
ルスを倍数化した異なる倍数のクロックを選択して上記
デジタルＰＬＬに入力される補正周波数の切り換えを行
ってビット同期パターン部は位相補正量を大きく、その
後の情報ビット部は位相補正量を小さく制御する補正周
波数制御回路とを備えたことを特徴とするものである。
【００１２】
【作用】この発明の請求項１に係るクロック再生回路に
おいては、制御手段により、デジタルＰＬＬの再生クロ
ックの位相補正量を制御することにより、バースト受信
データの先頭部分のビット同期パターン部では同期引き
込みを速くし、その後の情報ビット部では同期状態を保
持させる。
おいては、制御手段により、デジタルＰＬＬの再生クロ
ックの位相補正量を制御することにより、バースト受信
データの先頭部分のビット同期パターン部では同期引き
込みを速くし、その後の情報ビット部では同期状態を保
持させる。
【００１３】また、請求項２に係るクロック再生回路に
おいては、上記制御手段として、上記バースト受信デー
タの先頭を検出するデータ検出回路と、バースト受信デ
ータの先頭部分のビット同期パターン部では上記プログ
ラマブルデバイダの設定値を小さくすると共に、その後
の情報ビット部ではプログラマブルデバイダの設定値を
大きく制御するプログラマブルデバイダ制御回路とを備
え、バースト受信データの先頭部分の固定データとして
与えられるビット同期パターン部のデータよりクロック
を再生することにより安定したクロックが得られ、この
状態でクロックの位相をロックして次に続く情報ビット
部のデータの抽出を行うことにより正しいデータ抽出を
可能とし、プログラマブルデバイダの設定値をビット同
期パターン部とその後の情報ビット部とで異ならせて、
バースト受信データの先頭部分のビット同期パターン部
では同期引き込みを速くし、その後の情報ビット部では
同期状態を保持させて同期外れにくくする。
おいては、上記制御手段として、上記バースト受信デー
タの先頭を検出するデータ検出回路と、バースト受信デ
ータの先頭部分のビット同期パターン部では上記プログ
ラマブルデバイダの設定値を小さくすると共に、その後
の情報ビット部ではプログラマブルデバイダの設定値を
大きく制御するプログラマブルデバイダ制御回路とを備
え、バースト受信データの先頭部分の固定データとして
与えられるビット同期パターン部のデータよりクロック
を再生することにより安定したクロックが得られ、この
状態でクロックの位相をロックして次に続く情報ビット
部のデータの抽出を行うことにより正しいデータ抽出を
可能とし、プログラマブルデバイダの設定値をビット同
期パターン部とその後の情報ビット部とで異ならせて、
バースト受信データの先頭部分のビット同期パターン部
では同期引き込みを速くし、その後の情報ビット部では
同期状態を保持させて同期外れにくくする。
【００１４】また、請求項３に係るクロック再生回路に
おいては、上記制御手段として、バーストデータの先頭
からのデータ数をカウントし、ビット同期パターン部で
は上記プログラマブルデバイダの設定値を小さくすると
共に、その後の情報ビット部ではプログラマブルデバイ
ダの設定値を大きく制御する出力を送出するデータカウ
ント回路を備え、ビット構成が予め定義されているバー
スト受信データをカウントすることによりビット同期パ
ターン部と情報ビット部の変化点の正確な検出を可能と
し、プログラマブルデバイダの設定値をビット同期パタ
ーン部とその後の情報ビット部とで異ならせて、バース
ト受信データの先頭部分のビット同期パターン部では同
期引き込みを速くし、その後の情報ビット部では同期状
態を保持させて同期外れにくくする。
おいては、上記制御手段として、バーストデータの先頭
からのデータ数をカウントし、ビット同期パターン部で
は上記プログラマブルデバイダの設定値を小さくすると
共に、その後の情報ビット部ではプログラマブルデバイ
ダの設定値を大きく制御する出力を送出するデータカウ
ント回路を備え、ビット構成が予め定義されているバー
スト受信データをカウントすることによりビット同期パ
ターン部と情報ビット部の変化点の正確な検出を可能と
し、プログラマブルデバイダの設定値をビット同期パタ
ーン部とその後の情報ビット部とで異ならせて、バース
ト受信データの先頭部分のビット同期パターン部では同
期引き込みを速くし、その後の情報ビット部では同期状
態を保持させて同期外れにくくする。
【００１５】さらに、請求項４に係るクロック再生回路
においては、上記制御手段として、バーストデータの先
頭からビット同期パターンの期間パルスを出力するデー
タ検出パルス発生回路と、その出力パルスに基づいて上
記基準パルスを倍数化した異なる倍数のクロックを選択
して上記デジタルＰＬＬに入力される補正周波数の切り
換えを行ってビット同期パターン部は位相補正量を大き
く、その後の情報ビット部は位相補正量を小さく制御す
る補正周波数制御回路とを備え、プログラマブルデバイ
ダの値が固定であっても基準パルスの周波数を制御する
ことにより位相補正量を制御して、プログラマブルデバ
イダの設定値をビット同期パターン部とその後の情報ビ
ット部とで異ならせて、バースト受信データの先頭部分
のビット同期パターン部では同期引き込みを速くし、そ
の後の情報ビット部では同期状態を保持させて同期外れ
にくくする。
においては、上記制御手段として、バーストデータの先
頭からビット同期パターンの期間パルスを出力するデー
タ検出パルス発生回路と、その出力パルスに基づいて上
記基準パルスを倍数化した異なる倍数のクロックを選択
して上記デジタルＰＬＬに入力される補正周波数の切り
換えを行ってビット同期パターン部は位相補正量を大き
く、その後の情報ビット部は位相補正量を小さく制御す
る補正周波数制御回路とを備え、プログラマブルデバイ
ダの値が固定であっても基準パルスの周波数を制御する
ことにより位相補正量を制御して、プログラマブルデバ
イダの設定値をビット同期パターン部とその後の情報ビ
ット部とで異ならせて、バースト受信データの先頭部分
のビット同期パターン部では同期引き込みを速くし、そ
の後の情報ビット部では同期状態を保持させて同期外れ
にくくする。
【００１６】
実施例１．以下、この発明を図示実施例に基づいて説明
する。図１は実施例１に係るクロック生成回路を示す構
成図である。図１において、１は従来と同様なデジタル
ＰＬＬで、設定値に基づいた分周比に従って基準クロッ
クを分周するプログラマブルデバイダを内蔵し、入力デ
ータと再生クロックとの位相を比較してその位相のずれ
に基づいて入力データに対して分周された基準クロック
の追加、削除を行って再生クロックを位相補正して同期
引き込みを行う。２もこのデジタルＰＬＬ１で再生され
たクロックで受信データの復号を行う従来と同様な復号
器、１３はバースト受信データの先頭を検出するデータ
検出回路、１４は上記データ検出回路１３の出力に基づ
いてデジタルＰＬＬ１のプログラマブルデバイダの設定
端子ＡとＣへの設定制御によって分周比設定値の制御を
行うプログラマブルデバイダ制御回路で、バースト受信
データの先頭部分の固定データとして与えられるビット
同期パターン部のデータよりクロックを再生することに
より安定したクロックが得られ、この状態でクロックの
位相をロックして次に続く情報ビット部のデータの抽出
を行うことにより正しいデータ抽出を行うことができ、
バースト受信データの先頭部分のビット同期パターン部
では上記プログラマブルデバイダの設定値を小さくする
と共に、その後の情報ビット部ではプログラマブルデバ
イダの設定値を大きく制御して、デジタルＰＬＬの再生
クロックの位相補正量を制御することにより、バースト
受信データの先頭部分のビット同期パターン部では同期
引き込みを速くし、その後の情報ビット部では同期状態
を保持させて同期外れにくくするようになされている。
する。図１は実施例１に係るクロック生成回路を示す構
成図である。図１において、１は従来と同様なデジタル
ＰＬＬで、設定値に基づいた分周比に従って基準クロッ
クを分周するプログラマブルデバイダを内蔵し、入力デ
ータと再生クロックとの位相を比較してその位相のずれ
に基づいて入力データに対して分周された基準クロック
の追加、削除を行って再生クロックを位相補正して同期
引き込みを行う。２もこのデジタルＰＬＬ１で再生され
たクロックで受信データの復号を行う従来と同様な復号
器、１３はバースト受信データの先頭を検出するデータ
検出回路、１４は上記データ検出回路１３の出力に基づ
いてデジタルＰＬＬ１のプログラマブルデバイダの設定
端子ＡとＣへの設定制御によって分周比設定値の制御を
行うプログラマブルデバイダ制御回路で、バースト受信
データの先頭部分の固定データとして与えられるビット
同期パターン部のデータよりクロックを再生することに
より安定したクロックが得られ、この状態でクロックの
位相をロックして次に続く情報ビット部のデータの抽出
を行うことにより正しいデータ抽出を行うことができ、
バースト受信データの先頭部分のビット同期パターン部
では上記プログラマブルデバイダの設定値を小さくする
と共に、その後の情報ビット部ではプログラマブルデバ
イダの設定値を大きく制御して、デジタルＰＬＬの再生
クロックの位相補正量を制御することにより、バースト
受信データの先頭部分のビット同期パターン部では同期
引き込みを速くし、その後の情報ビット部では同期状態
を保持させて同期外れにくくするようになされている。
【００１７】次に動作について説明する。例えば図２に
示すように、データ数１００ビットのバーストデータ
で、データの先頭から２０ビットがビット同期パターン
部、残り８０ビットが情報ビット部の場合、データ検出
回路１３は受信データの先頭のエッジを検出し、この回
路の外部に付加された抵抗Ｒ及びコンデンサＣにより決
定される時定数に従い、出力Ｓ１のように数ビットの期
間“Ｈ”パルスをプログラマブルデバイダ制御回路１４
に出力する。
示すように、データ数１００ビットのバーストデータ
で、データの先頭から２０ビットがビット同期パターン
部、残り８０ビットが情報ビット部の場合、データ検出
回路１３は受信データの先頭のエッジを検出し、この回
路の外部に付加された抵抗Ｒ及びコンデンサＣにより決
定される時定数に従い、出力Ｓ１のように数ビットの期
間“Ｈ”パルスをプログラマブルデバイダ制御回路１４
に出力する。
【００１８】これを受けたプログラマブルデバイダ制御
回路１４は、同様に外部に付加された抵抗Ｒ及びコンデ
ンサＣにより決定される時定数に従い、データ数２０ビ
ット（ビット同期パターン部）の期間は、出力Ｓ２およ
び出力Ｓ３に示すように、それぞれ“Ｈ”パルス、
“Ｌ”パルスをデジタルＰＬＬ１に出力する。この信号
は、デジタルＰＬＬ１のプログラマブルデバイダに入力
されており、プログラマブルデバイダの値が小さく設定
されることとなり、基準クロックの分周比が大きく設定
されて素早く同期を引き込むことが可能となる。
回路１４は、同様に外部に付加された抵抗Ｒ及びコンデ
ンサＣにより決定される時定数に従い、データ数２０ビ
ット（ビット同期パターン部）の期間は、出力Ｓ２およ
び出力Ｓ３に示すように、それぞれ“Ｈ”パルス、
“Ｌ”パルスをデジタルＰＬＬ１に出力する。この信号
は、デジタルＰＬＬ１のプログラマブルデバイダに入力
されており、プログラマブルデバイダの値が小さく設定
されることとなり、基準クロックの分周比が大きく設定
されて素早く同期を引き込むことが可能となる。
【００１９】また、受信データ２０ビットの後の情報ビ
ット部においては、データ検出回路１３は、データのエ
ッジを検出し続けるため、出力Ｓ１は“Ｈ”のままであ
り、プログラマブルデバイダ制御回路１４の出力信号Ｓ
２、Ｓ３は、時定数経過後は初期状態にもどり、つま
り、反転してそれぞれ“Ｌ”、“Ｈ”を出力する。この
信号により、デジタルＰＬＬ１のプログラマブルデバイ
ダは大きく設定されて基準クロックの分周比は小さく設
定され、同期が外れにくくなり同期状態の保持が可能と
なる。
ット部においては、データ検出回路１３は、データのエ
ッジを検出し続けるため、出力Ｓ１は“Ｈ”のままであ
り、プログラマブルデバイダ制御回路１４の出力信号Ｓ
２、Ｓ３は、時定数経過後は初期状態にもどり、つま
り、反転してそれぞれ“Ｌ”、“Ｈ”を出力する。この
信号により、デジタルＰＬＬ１のプログラマブルデバイ
ダは大きく設定されて基準クロックの分周比は小さく設
定され、同期が外れにくくなり同期状態の保持が可能と
なる。
【００２０】従って、上記実施例１によれば、データ検
出回路１３及びプログラマブルデバイダ制御回路１４に
より、バースト受信データの先頭部分のビット同期パタ
ーン部ではデジタルＰＬＬ１のプログラマブルデバイダ
の設定値を小さくすると共に、その後の情報ビット部で
はプログラマブルデバイダの設定値を大きく制御するよ
うにしたので、バースト受信データの先頭部分の固定デ
ータとして与えられるビット同期パターン部のデータよ
りクロックを再生することにより安定したクロックが得
られ、この状態でクロックの位相をロックして次に続く
情報ビット部のデータの抽出を行うことにより正しいデ
ータ抽出を行うことができ、バースト受信データの先頭
部分のビット同期パターン部では同期引き込みを速く
し、その後の情報ビット部では同期状態を保持させて同
期外れにくくすることができる。
出回路１３及びプログラマブルデバイダ制御回路１４に
より、バースト受信データの先頭部分のビット同期パタ
ーン部ではデジタルＰＬＬ１のプログラマブルデバイダ
の設定値を小さくすると共に、その後の情報ビット部で
はプログラマブルデバイダの設定値を大きく制御するよ
うにしたので、バースト受信データの先頭部分の固定デ
ータとして与えられるビット同期パターン部のデータよ
りクロックを再生することにより安定したクロックが得
られ、この状態でクロックの位相をロックして次に続く
情報ビット部のデータの抽出を行うことにより正しいデ
ータ抽出を行うことができ、バースト受信データの先頭
部分のビット同期パターン部では同期引き込みを速く
し、その後の情報ビット部では同期状態を保持させて同
期外れにくくすることができる。
【００２１】実施例２．上記実施例１では、プログラマ
ブルデバイダ制御回路１４の時定数により、ビット同期
パターン部の期間だけパルスを発生させるようにした
が、図３に示すように、設定端子Ａは「Ｈ」に固定する
と共に、設定端子Ｃには、データの先頭からのデータ数
のカウントを行う、つまりビット同期パターン部のカウ
ントを行い、その期間中、デジタルＰＬＬ１のプログラ
マブルデバイダの設定値を小さく制御するようにし、そ
の後の情報ビット期間は大きく設定するデータカウント
回路３１の出力を与えるようにしても良く、上記実施例
１と同様の効果を奏する。すなわち、バースト受信デー
タのビット構成は予め定義されており、データをカウン
トすることによりビット同期パターン部と情報ビット部
の変化点の検出を行うことができ、上記実施例１と同様
の効果を奏する。
ブルデバイダ制御回路１４の時定数により、ビット同期
パターン部の期間だけパルスを発生させるようにした
が、図３に示すように、設定端子Ａは「Ｈ」に固定する
と共に、設定端子Ｃには、データの先頭からのデータ数
のカウントを行う、つまりビット同期パターン部のカウ
ントを行い、その期間中、デジタルＰＬＬ１のプログラ
マブルデバイダの設定値を小さく制御するようにし、そ
の後の情報ビット期間は大きく設定するデータカウント
回路３１の出力を与えるようにしても良く、上記実施例
１と同様の効果を奏する。すなわち、バースト受信デー
タのビット構成は予め定義されており、データをカウン
トすることによりビット同期パターン部と情報ビット部
の変化点の検出を行うことができ、上記実施例１と同様
の効果を奏する。
【００２２】すなわち、図４に示すように、入力データ
をカウンタ３１ａにてカウントし、入力データがビット
同期パターン部中は、カウンタ３１ａは「Ｌ」を出力
し、フリップフロップ３１ｂは「Ｌ」を出力している
が、ビット同期パターン部のデータ数をカウントし終わ
ると、カウンタ３１ａは「Ｈ」を出力し、フリップフロ
ップ３１ｂに「Ｈ」をセットするようにして、このフリ
ップフロップ３１ｂの出力がプログラマブルデバイダの
設定端子Ｃに入力される結果、フリップフロップ３１ｂ
の出力が「Ｌ」の時は基準クロックの分周比は小さく、
フリップフロップ３１ｂの出力が「Ｈ」の時は基準クロ
ックの分周比が大きくなるようにしている。
をカウンタ３１ａにてカウントし、入力データがビット
同期パターン部中は、カウンタ３１ａは「Ｌ」を出力
し、フリップフロップ３１ｂは「Ｌ」を出力している
が、ビット同期パターン部のデータ数をカウントし終わ
ると、カウンタ３１ａは「Ｈ」を出力し、フリップフロ
ップ３１ｂに「Ｈ」をセットするようにして、このフリ
ップフロップ３１ｂの出力がプログラマブルデバイダの
設定端子Ｃに入力される結果、フリップフロップ３１ｂ
の出力が「Ｌ」の時は基準クロックの分周比は小さく、
フリップフロップ３１ｂの出力が「Ｈ」の時は基準クロ
ックの分周比が大きくなるようにしている。
【００２３】従って、上記実施例２によれば、バースト
データの先頭からのデータ数をカウントし、ビット同期
パターン部では上記プログラマブルデバイダの設定値を
小さくすると共に、その後の情報ビット部ではプログラ
マブルデバイダの設定値を大きく制御する出力を送出す
るデータカウント回路３１を備えたので、ビット構成が
予め定義されているバースト受信データをカウントする
ことによりビット同期パターン部と情報ビット部の変化
点の正確な検出を行うことができ、プログラマブルデバ
イダの設定値をビット同期パターン部とその後の情報ビ
ット部とで異ならせて、バースト受信データの先頭部分
のビット同期パターン部では同期引き込みを速くし、そ
の後の情報ビット部では同期状態を保持させて同期外れ
にくくすることができるという効果がある。
データの先頭からのデータ数をカウントし、ビット同期
パターン部では上記プログラマブルデバイダの設定値を
小さくすると共に、その後の情報ビット部ではプログラ
マブルデバイダの設定値を大きく制御する出力を送出す
るデータカウント回路３１を備えたので、ビット構成が
予め定義されているバースト受信データをカウントする
ことによりビット同期パターン部と情報ビット部の変化
点の正確な検出を行うことができ、プログラマブルデバ
イダの設定値をビット同期パターン部とその後の情報ビ
ット部とで異ならせて、バースト受信データの先頭部分
のビット同期パターン部では同期引き込みを速くし、そ
の後の情報ビット部では同期状態を保持させて同期外れ
にくくすることができるという効果がある。
【００２４】実施例３．上記実施例１および２では、デ
ジタルＰＬＬ１のプログラマブルデバイダの設定を制御
するように構成したが、デジタルＰＬＬ１では外部より
入力される例えば３２倍のクロックを使用して、再生ク
ロックに１／３２づつの位相補正を加えて（もしくは引
いて）同期の引き込みの制御を行うが、この補正周波数
を制御するように構成したものが図５である。図５にお
いて、５１は図１に示す実施例１のデータ検出回路１３
とプログラマブルデバイダ制御回路１４と同様な構成を
備えるデータ検出パルス発生回路、５２は補正周波数制
御回路である。
ジタルＰＬＬ１のプログラマブルデバイダの設定を制御
するように構成したが、デジタルＰＬＬ１では外部より
入力される例えば３２倍のクロックを使用して、再生ク
ロックに１／３２づつの位相補正を加えて（もしくは引
いて）同期の引き込みの制御を行うが、この補正周波数
を制御するように構成したものが図５である。図５にお
いて、５１は図１に示す実施例１のデータ検出回路１３
とプログラマブルデバイダ制御回路１４と同様な構成を
備えるデータ検出パルス発生回路、５２は補正周波数制
御回路である。
【００２５】次に、動作について説明する。データ検出
パルス発生回路５１は、実施例１と同様に、データの先
頭を検出するとビット同期パターン期間中“Ｈ”パルス
を出力する。補正周波数制御回路５２には３２倍および
１６倍のクロックが入力されており、データ検出パルス
発生回路５１からの“Ｈ”パルスにより、ビット同期パ
ターン中は、１６倍のクロックが選択されデジタルＰＬ
Ｌ１へ入力される。デジタルＰＬＬ１はこの１６倍のク
ロックに基づいて１／１６づつ位相の補正を行う。つま
り、ビット同期パターン中は補正量が大きくなり、デジ
タルＰＬＬ１のプログラマブルデバイダの設定を固定と
しても同期を速く引き込むこととなる。すなわち、実施
例１及び２と同様に、プログラマブルデバイダの設定を
小さく設定したのと同様になる。
パルス発生回路５１は、実施例１と同様に、データの先
頭を検出するとビット同期パターン期間中“Ｈ”パルス
を出力する。補正周波数制御回路５２には３２倍および
１６倍のクロックが入力されており、データ検出パルス
発生回路５１からの“Ｈ”パルスにより、ビット同期パ
ターン中は、１６倍のクロックが選択されデジタルＰＬ
Ｌ１へ入力される。デジタルＰＬＬ１はこの１６倍のク
ロックに基づいて１／１６づつ位相の補正を行う。つま
り、ビット同期パターン中は補正量が大きくなり、デジ
タルＰＬＬ１のプログラマブルデバイダの設定を固定と
しても同期を速く引き込むこととなる。すなわち、実施
例１及び２と同様に、プログラマブルデバイダの設定を
小さく設定したのと同様になる。
【００２６】また、ビット同期パターンに続く情報ビッ
ト部でも、実施例１と同様に、データ検出パルス発生回
路５１の出力は“Ｌ”となり、補正周波数制御回路５２
は３２倍のクロックを選択する。よって、今度は位相補
正量が小さくなり、同期外れしにくくなる。
ト部でも、実施例１と同様に、データ検出パルス発生回
路５１の出力は“Ｌ”となり、補正周波数制御回路５２
は３２倍のクロックを選択する。よって、今度は位相補
正量が小さくなり、同期外れしにくくなる。
【００２７】従って、上記実施例３によれば、バースト
データの先頭からビット同期パターンの期間パルスを出
力するデータ検出パルス発生回路５１と、その出力パル
スに基づいて上記基準パルスを倍数化した異なる倍数の
クロックを選択して上記デジタルＰＬＬに入力される補
正周波数の切り換えを行ってビット同期パターン部は位
相補正量を大きく、その後の情報ビット部は位相補正量
を小さく制御する補正周波数制御回路５２とを備え、位
相補正量をビット同期パターン部分では大きく、情報ビ
ット部分では小さくするように制御するように構成した
ので、プログラムデバイダの値が固定であっても基準パ
ルスの周波数を制御することにより位相補正量を制御で
き、同期の引き込みが速く、かつ同期外れしにくくな
り、バーストデータ受信に対応したクロック再生回路が
得られる。
データの先頭からビット同期パターンの期間パルスを出
力するデータ検出パルス発生回路５１と、その出力パル
スに基づいて上記基準パルスを倍数化した異なる倍数の
クロックを選択して上記デジタルＰＬＬに入力される補
正周波数の切り換えを行ってビット同期パターン部は位
相補正量を大きく、その後の情報ビット部は位相補正量
を小さく制御する補正周波数制御回路５２とを備え、位
相補正量をビット同期パターン部分では大きく、情報ビ
ット部分では小さくするように制御するように構成した
ので、プログラムデバイダの値が固定であっても基準パ
ルスの周波数を制御することにより位相補正量を制御で
き、同期の引き込みが速く、かつ同期外れしにくくな
り、バーストデータ受信に対応したクロック再生回路が
得られる。
【００２８】
【発明の効果】以上のように、この発明の請求項１によ
れば、デジタルＰＬＬの再生クロックの位相補正量を制
御する制御手段を備えることにより、バースト受信デー
タの先頭部分のビット同期パターン部では同期引き込み
を速くし、その後の情報ビット部では同期状態を保持さ
せて同期外れしにくくして、バーストデータ受信に対応
したクロック再生回路が得られる。
れば、デジタルＰＬＬの再生クロックの位相補正量を制
御する制御手段を備えることにより、バースト受信デー
タの先頭部分のビット同期パターン部では同期引き込み
を速くし、その後の情報ビット部では同期状態を保持さ
せて同期外れしにくくして、バーストデータ受信に対応
したクロック再生回路が得られる。
【００２９】また、請求項２によれば、上記制御手段と
して、上記バースト受信データの先頭を検出するデータ
検出回路と、バースト受信データの先頭部分のビット同
期パターン部では上記プログラマブルデバイダの設定値
を小さくすると共に、その後の情報ビット部ではプログ
ラマブルデバイダの設定値を大きく制御するプログラマ
ブルデバイダ制御回路とを備えることにより、バースト
受信データの先頭部分の固定データとして与えられるビ
ット同期パターン部のデータよりクロックを再生するこ
とにより安定したクロックが得られ、この状態でクロッ
クの位相をロックして次に続く情報ビット部のデータの
抽出を行うことにより正しいデータ抽出を行うことがで
き、プログラマブルデバイダの設定値をビット同期パタ
ーン部とその後の情報ビット部とで異ならせて、バース
ト受信データの先頭部分のビット同期パターン部では同
期引き込みを速くし、その後の情報ビット部では同期状
態を保持させて同期外れにくくすることができるという
効果がある。
して、上記バースト受信データの先頭を検出するデータ
検出回路と、バースト受信データの先頭部分のビット同
期パターン部では上記プログラマブルデバイダの設定値
を小さくすると共に、その後の情報ビット部ではプログ
ラマブルデバイダの設定値を大きく制御するプログラマ
ブルデバイダ制御回路とを備えることにより、バースト
受信データの先頭部分の固定データとして与えられるビ
ット同期パターン部のデータよりクロックを再生するこ
とにより安定したクロックが得られ、この状態でクロッ
クの位相をロックして次に続く情報ビット部のデータの
抽出を行うことにより正しいデータ抽出を行うことがで
き、プログラマブルデバイダの設定値をビット同期パタ
ーン部とその後の情報ビット部とで異ならせて、バース
ト受信データの先頭部分のビット同期パターン部では同
期引き込みを速くし、その後の情報ビット部では同期状
態を保持させて同期外れにくくすることができるという
効果がある。
【００３０】また、請求項３によれば、上記制御手段と
して、バーストデータの先頭からのデータ数をカウント
し、ビット同期パターン部では上記プログラマブルデバ
イダの設定値を小さくすると共に、その後の情報ビット
部ではプログラマブルデバイダの設定値を大きく制御す
る出力を送出するデータカウント回路を備えることによ
り、ビット構成が予め定義されているバースト受信デー
タをカウントすることによりビット同期パターン部と情
報ビット部の変化点の正確な検出を行うことができ、プ
ログラマブルデバイダの設定値をビット同期パターン部
とその後の情報ビット部とで異ならせて、バースト受信
データの先頭部分のビット同期パターン部では同期引き
込みを速くし、その後の情報ビット部では同期状態を保
持させて同期外れにくくすることができるという効果が
ある。
して、バーストデータの先頭からのデータ数をカウント
し、ビット同期パターン部では上記プログラマブルデバ
イダの設定値を小さくすると共に、その後の情報ビット
部ではプログラマブルデバイダの設定値を大きく制御す
る出力を送出するデータカウント回路を備えることによ
り、ビット構成が予め定義されているバースト受信デー
タをカウントすることによりビット同期パターン部と情
報ビット部の変化点の正確な検出を行うことができ、プ
ログラマブルデバイダの設定値をビット同期パターン部
とその後の情報ビット部とで異ならせて、バースト受信
データの先頭部分のビット同期パターン部では同期引き
込みを速くし、その後の情報ビット部では同期状態を保
持させて同期外れにくくすることができるという効果が
ある。
【００３１】さらに、請求項４によれば、上記制御手段
として、バーストデータの先頭からビット同期パターン
の期間パルスを出力するデータ検出パルス発生回路と、
その出力パルスに基づいて上記基準パルスを倍数化した
異なる倍数のクロックを選択して上記デジタルＰＬＬに
入力される補正周波数の切り換えを行ってビット同期パ
ターン部は位相補正量を大きく、その後の情報ビット部
は位相補正量を小さく制御する補正周波数制御回路とを
備えることにより、プログラマブルデバイダの値が固定
であっても基準パルスの周波数を制御することにより位
相補正量を制御でき、プログラマブルデバイダの設定値
をビット同期パターン部とその後の情報ビット部とで異
ならせて、バースト受信データの先頭部分のビット同期
パターン部では同期引き込みを速くし、その後の情報ビ
ット部では同期状態を保持させて同期外れにくくするこ
とができるという効果がある。
として、バーストデータの先頭からビット同期パターン
の期間パルスを出力するデータ検出パルス発生回路と、
その出力パルスに基づいて上記基準パルスを倍数化した
異なる倍数のクロックを選択して上記デジタルＰＬＬに
入力される補正周波数の切り換えを行ってビット同期パ
ターン部は位相補正量を大きく、その後の情報ビット部
は位相補正量を小さく制御する補正周波数制御回路とを
備えることにより、プログラマブルデバイダの値が固定
であっても基準パルスの周波数を制御することにより位
相補正量を制御でき、プログラマブルデバイダの設定値
をビット同期パターン部とその後の情報ビット部とで異
ならせて、バースト受信データの先頭部分のビット同期
パターン部では同期引き込みを速くし、その後の情報ビ
ット部では同期状態を保持させて同期外れにくくするこ
とができるという効果がある。
【図１】 この発明の実施例１に係るクロック再生回路
を示すブロック図である。
を示すブロック図である。
【図２】 この発明の実施例１の回路の動作を示すタイ
ミング図である。
ミング図である。
【図３】 この発明の実施例２に係るクロック再生回路
を示すブロック図である。
を示すブロック図である。
【図４】 図３のデータカウント回路の内部構成図であ
る。
る。
【図５】 この発明の実施例３に係るクロック再生回路
を示すブロック図である。
を示すブロック図である。
【図６】 従来のデジタルＰＬＬを用いたクロック再生
回路を示すブロック図である。
回路を示すブロック図である。
【図７】 図６のデジタルＰＬＬの内部構成図である。
１ デジタルＰＬＬ、１３ データ検出回路、１４ プ
ログラマブルデバイダ制御回路、３１ データカウント
回路、５１ データ検出パルス発生回路、５２ 補正周
波数制御回路。
ログラマブルデバイダ制御回路、３１ データカウント
回路、５１ データ検出パルス発生回路、５２ 補正周
波数制御回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 25/52 Ａ 9199−5Ｋ
Claims (4)
- 【請求項１】 設定値に基づいた分周比に従って基準ク
ロックを分周するプログラマブルデバイダを内蔵し、入
力データと再生クロックとの位相を比較してその位相の
ずれに基づいて入力データに対して分周された基準クロ
ックの追加、削除を行って再生クロックを位相補正して
同期引き込みを行うデジタルＰＬＬを用いたクロック再
生回路において、上記デジタルＰＬＬの再生クロックの
位相補正量を制御してバースト受信データの先頭部分の
ビット同期パターン部では同期引き込みを速くし、その
後の情報ビット部では同期状態を保持させる制御手段を
備えたことを特徴とするクロック再生回路。 - 【請求項２】 上記制御手段として、上記バースト受信
データの先頭を検出するデータ検出回路と、バースト受
信データの先頭部分のビット同期パターン部では上記プ
ログラマブルデバイダの設定値を小さくすると共に、そ
の後の情報ビット部ではプログラマブルデバイダの設定
値を大きく制御するプログラマブルデバイダ制御回路と
を備えたことを特徴とする請求項１記載のクロック再生
回路。 - 【請求項３】 上記制御手段として、バーストデータの
先頭からのデータ数をカウントし、ビット同期パターン
部では上記プログラマブルデバイダの設定値を小さくす
ると共に、その後の情報ビット部ではプログラマブルデ
バイダの設定値を大きく制御する出力を送出するデータ
カウント回路を備えたことを特徴とする請求項１記載の
クロック再生回路。 - 【請求項４】 上記制御手段として、バーストデータの
先頭からビット同期パターンの期間パルスを出力するデ
ータ検出パルス発生回路と、その出力パルスに基づいて
上記基準パルスを倍数化した異なる倍数のクロックを選
択して上記デジタルＰＬＬに入力される補正周波数の切
り換えを行ってビット同期パターン部は位相補正量を大
きく、その後の情報ビット部は位相補正量を小さく制御
する補正周波数制御回路とを備えたことを特徴とする請
求項１記載のクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219107A JPH0884137A (ja) | 1994-09-13 | 1994-09-13 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219107A JPH0884137A (ja) | 1994-09-13 | 1994-09-13 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0884137A true JPH0884137A (ja) | 1996-03-26 |
Family
ID=16730372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6219107A Pending JPH0884137A (ja) | 1994-09-13 | 1994-09-13 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0884137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023150A (ja) * | 2002-06-12 | 2004-01-22 | Denso Corp | クロック再生装置 |
| US6970521B2 (en) | 1999-12-24 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Circuit and system for extracting data |
-
1994
- 1994-09-13 JP JP6219107A patent/JPH0884137A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970521B2 (en) | 1999-12-24 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Circuit and system for extracting data |
| JP2004023150A (ja) * | 2002-06-12 | 2004-01-22 | Denso Corp | クロック再生装置 |
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