JP2922605B2 - データ復調装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ復調装置、特にディジタルオーディ
オインターフォーマットに準拠して与えられるディジタ
ル信号を受信し、復調するデータ復調装置に関するもの
である。

〔従来の技術〕

ディジタルオーディオ装置間の相互接続を行なう伝送
規格として日本電子機械工業会（EIAJ）CP−340「ディ
ジタルオーディオインターフェース」フォーマットがあ
る。

本発明を説明するに際し、まず、この規格の概略を説
明する。

第４図にその信号フォーマット構成を示す。

図からわかるように、１フレームは、それぞれ左チャ
ンネル（Lch），右チャンネル（Rch）のオーディオデー
タを含む２つのサブフレームから成っており、１サブフ
レームは32ビットから構成されている。そしてこのサブ
フレームの先頭４ビットは同期プリアンブル信号SYNCで
あり、サブフレーム識別信号と同期信号とを兼ねてい
る。次の４ビットは予備ビットでありオーディオオキジ
ャリ情報または後述するオーディオデータの拡張用とし
て使用される。次の20ビットはオーディオサンプルビッ
トであって、例えばCDのように16ビットのオーディオデ
ータを伝送するには、図示のように、D₁の部分にオーデ
ィオデータを格納し、D₀の部分は“0"レベルとすること
になっている。サブフレームの最後の４ビットはコント
ロール信号でありＶはバリデイテイフラグと呼ばれ、こ
れが“0"ならばオーディオデータが正しいもの、“1"な
らばオーディオデータが補正されたものであることを示
す。Ｕはユーザーデータビットで時間情報や曲頭信号な
どが格納される。Ｃはチャンネルステータスビットであ
り、オーディオデータに関連する制御信号としてサンプ
リング周波数，コピー禁止の有無，エンファシスの有無
等の情報が格納される。また、最後のＰはパリティビッ
トで同期プリアンブル信号SYNCを除く24ビットの“0"と
“1"の数がそれぞれ偶数になるように調整するためのこ
のビットが割当られている。

伝送路上では、同期プリアンブル信号SYNCを除くデー
タは、バイフェーズマーク方式という変調が施され、同
期プリアンブル信号SYNC部はバイフェーズ変調では出現
しないビットパターンを採用することにより、ビットパ
ターン検出を行うことによってSYNCの検出を可能として
いる。さらに、この同期信号SYNCのビットパターンはデ
ータの反転間隔、すなわち“0"レベルまたは“1"レベル
の続く時間が他のデータ部より長く設定されている。

ところで、このようなフォーマットによる信号を受信
する装置としてDAコンバータを搭載したいわゆるDAコン
バータユニットやディジタルオーディオテープレコーダ
（DAT）がある。

この種の装置においては、受信信号中の同期プリアン
ブルSYNCを検出し、それを利用してクロックの自己抽出
を行い、受信データの復調を行っている。

第５図にデータ復調回路のブロック構成の一例を示
す。入力端子１に供給されたディジタルインターフェー
ス信号は同期検出回路２とバイフェーズ復調回路４に供
給される。同期検出回路２では入力される信号のビット
パターンから同期プリアンブル信号SYNCを検出し、その
出力はPLL回路３を構成する位相比較器31に入力され
る。

ディジタルオーディオ信号のサンプリング周波数が48
KHzの場合、同期検出回路２のプリアンブル検出信号の
周波数はその倍の96KHzであり、位相比較器31,ローパス
フィルタ32,VCO33,分周器34から構成されるPLL回路３に
よってその128倍の12.288MHzの周波数の基準クロック信
号が抽出されてバイフェーズ復調回路４に与えられる。
バイフェーズ復調回路４ではクロック信号に基づき入力
端子１から供給される信号の復調を行ない、その出力信
号は出力端子５を介して出力される。ここで、第５図に
示す構成からなる従来のデータ復調回路としては例えば
「わかるPLLの応用テクニック」（高松重治著、日本放
送出版）pp.197〜pp.200で開示されたものがある。

この回路で特徴的なものは同期検出回路であるので、
第６図を用いてその回路構成と動作についてのみ説明す
る。エッジ検出回路21では、受信入力の反転エッジを検
出し、パルス信号を発生し、単安定マルチ25にトリガ信
号を印加する。

ディジタルオーディオインターフェースフォーマット
では、同期信号以外のデータ部分では、反転間隔がＴな
いし2Tであるが、同期信号部でのみ3Tの反転間隔が発生
する。そこで、この3Tを検出するために単安定マルチ25
の時定数を例えば2.5Tに設定しておき、また単安定マル
チ25としてリトリガブルのものを用いることにより2.5T
以上の反転間隔のみを検出できるようにしておく。さら
にこの単安定マルチ25の出力信号を後段にラッチ回路26
を設けエッジ検出信号でラッチすることにより同期信号
出力を形成している。

〔発明が解決しようとする課題〕

従来のデータ復調装置を構成する同期検出回路は以上
のように構成されていたが、回路の一部である単安定マ
ルチに抵抗やコンデンサというアナログ素子を含んでい
るためIC化に適さず、また単安定マルチの時定数が抵
抗，コンデンサの値により変化するため動作が不安定に
なる可能性があったり、調整が必要となるなどの問題点
があった。さらにディジタルオーディオインターフェー
スではディジタルオーディオ信号のサンプリング周波数
Fsに対応して伝送レートが変化し、少なくとも32KHz,4
4.1KHz,および48KHzの３種のサンプリング周波数Fsに対
応させる必要があるが、従来の方式では3Tを検出するた
めの時定数を複数用意し、サンプリング周波数Fsに応じ
てこの時定数を切り換える必要があり回路構成及び動作
上での煩わしさがあった。

この発明は上記のような問題点を解消するためになさ
れたもので、同期検出回路をアナログ素子を用いること
なくディジタル的に構成し、IC化を容易にすることがで
きるとともに、調整箇所を不要とすることができ、ま
た、外乱や受信データのサンプリング周波数Fsの切り換
わりによりPLLのロックがはずれた場合でも引込み動作
を行ない速やかにロック状態に復帰することができるデ
ータの復調回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るデータ復調装置は、受信データの反転
間隔をPLL回路により生成したクロックで計数して同期
信号を検出する手段と、同期信号を位相比較の基準入力
として受信データに同期したクロックを抽出するPLL手
段と、所定時間毎に受信データの反転間隔の最大計数値
を求め、その計数値の変化に応じてPLL手段を制御して
上記PLL手段のロック状態を保持する周波数制御手段を
備えたものである。

〔作用〕

この発明においては、後段のPLL手段でもって発生さ
れるクロックを用いて受信データの反転間隔を計数する
ことで求め、周波数制御手段でもって上記反転間隔の最
大計数値と所定値とを比較し、上記最大計数値が所定値
よりも大きいときにはPLL手段のクロック発振周波数が
高いと判断して、この周波数を低くするように、逆に最
大計数値が所定値より小さいときにはPLL手段のクロッ
クの発振周波数が低いと判断して、周波数を高くするよ
うにPLLを制御するようにしたので、同期信号検出回路
からアナログ素子を排除し、IC化を図るとともに、回路
動作を安定化させるための煩わしい調整を不要とするこ
とができ、またPLLロックが外れた場合にも速やかに引
き込み動作を行ないロック状態に復帰させることができ
る。

〔実施例〕

以下、この発明の実施例を図に従って説明する。

第１図はこの本発明の一実施例によるデータ復調装置
のブロック構成図を示し、第５図および第６図と同一符
号は同一または相当部分を示し、２は同期信号検出回路
で、エッジ検出回路21,カウンタ22,カウンタの計数値が
所定値Ｎ以上に達したときにパルス信号を発生する所定
値検出回路23,所定値検出回路23出力をデータのエッジ
に同期した信号として生成するパルス信号生成回路24と
から構成したものである。６はPLL回路３によって抽出
したクロックが受信データに同期しているかどうかを判
定するPLLロック検出回路、７は周波数制御手段で、カ
ウンタ22の計数値のラッチ71,ラッチ71の出力とカウン
タ22の出力とを比較しカウンタ22の出力値が大きい場合
にこれをラッチ71に保持するようラッチ71に信号を供給
する比較回路72,ラッチ71を所定期間毎に初期化する信
号を生成するタイミング制御回路73,ラッチ71の出力を
受けてPLLの発振周波数の高低を判断し、それに応じてP
LLの発振周波数を上下させるようにPLL回路３を制御す
る周波数制御回路74から構成されている。

次に動作について説明する。

まず、同期信号検出回路２の動作を第２図のタイミン
グ図を用いて説明する。入力信号（ａ）はエッジ検出回
路21に入力され、エッジ検出回路21はデータ反転毎に図
（ｂ）に示すように細いパルス信号（エッジ検出信号）
を発生する。このエッジ検出信号はカウンタ22にリセッ
ト信号として、及び後段のパルス信号生成回路24に供給
される。カウンタ22は入力データの反転毎にリセットさ
れるとともに後述するPLL回路３からのクロック信号を
計数するのでデータの反転間隔の長い所ではカウンタ値
が大きくなる。

ところで前述したようにディジタルオーディオインタ
ーフェースのフォーマットでは、同期信号部分以外では
反転間隔がＴ及び2Tのデータだけが発生するものである
のに対し、同期信号部では3Tという長い反転間隔が生じ
るから、所定値検出回路23をカウンタ22のカウント値が
2Tより大きいことを検出できるように設定し、プリアン
ブル部を検出することを可能としている。例えば、PLL
回路３の再生クロックが図（ｃ）のようなクロックのと
き、所定値検出回路23の所定値を“5"と設定すればその
出力は図（ｄ）に示すごとくプリアンブル部のみに出現
する反転間隔の部分においてのみ発生するようになる。

この信号はクロックの位相の変動等によって発生位置
が前後するため、後段のパルス信号生成回路24で、エッ
ジ検出回路21のエッジ検出信号を用いてラッチすること
により、図（ｅ）に示す3T間隔の終了した反転部から次
の反転部までのパルス信号として同期検出信号を形成し
PLL回路３の位相比較器31に供給するようにされてい
る。

PLL回路３においては前述と同様な働きによって、例
えばディジタルオーディオ信号のサンプリング周波数が
48KHzのときにはその256倍の12.288MHzのクロックを生
成し、そのデューティー比を50％にするため一旦２分周
した6.144MHzの基準クロックとしてバイフェーズ復調回
路４へ供給する。またさらにこのクロックはカウンタ22
にそのクロック入力として与えられるとともに、PLLロ
ック判定回路６にも入力される。そしてここでPLLクロ
ックが受信信号に正確に同期したものか否か、すなわ
ち、その周波数と位相とが合っているものか否かが判定
される。

このPLLロック判定の方法としては、例えば同期信号
が所定間隔毎に欠落なしに得られることを検出し、その
検出結果が複数回連続して良好である場合にロックして
いるとみなすようにする。またさらに受信データに含ま
れるパリティ符号のチェック結果を併用することによ
り、信頼性を上げることができる。

しかしPLLロック判定回路６では、ロックがはずれて
いることにより、VCO33の発振周波数が受信データの基
本周波数に対してずれていることを検知することはでき
るが、周波数が高いか低いかいずれの方向にずれている
のかを知ることはできない。PLLロックがはずれている
場合、その時点での発振周波数が所望の周波数より高い
か低いかを知ることができれば、PLL回路を制御するこ
とにより速やかなPLLの引込みを行なうことが可能であ
る。

そのため本発明では上記構成に加えラッチ71,比較回
路72,タイミング制御回路73及び周波数制御回路74とか
らなる周波数制御手段を設け上記機能を実現している。
詳述すると、ラッチ71は所定期間毎にタイミング制御回
路73からの初期化信号を受けて初期化され、比較回路72
でラッチ71出力とカウンタ22の計数値が比較されてカウ
ンタ22の出力が大きい場合にのみラッチクロックがラッ
チ71に印加される。このときのラッチクロックのタイミ
ングは受信データの反転エッジに同期したものであり、
すなわち受信データの反転間隔の計数値がカウンタ22の
出力となっている。従ってラッチ71には２つの初期化パ
ルスの期間において受信データの反転間隔の最大計数値
が順次更新されながら保持される。前述したように受信
データ中で最大の反転間隔であるのは同期信号部の3Tで
あるので、初期化の期間を数サブフレーム程度に設定す
れば、初期化の時点では、この期間内における3Tの最大
計数値Ｍを得ることができる。そしてこの結果が周波数
制御回路74に供給される。周波数制御回路74では所定期
間毎の最大計数値Ｍと所定値Ｎとを比較する。所定値Ｎ
は本来所望の発振周波数すなわち受信データにPLLがロ
ックしたときのVCO33の発振周波数で反転間隔を計数し
たときに3T期間を判別できるように設定されたものであ
る。

従ってＭ＞Ｎのときには、そのときの発振周波数は所
望の周波数より高く、Ｍ＜Ｎのときには発振周波数が低
いと予想される。そこで、このM,Nの大小判定を行ない
さらにPLLロック検出回路７からPLLロックがはずれてい
ると判定したときにはその大小判定の結果に応じて位相
比較器31を制御することにより間接的にVCO33の発振周
波数を制御する。

すなわち、ローパスフィルタ32の出力電圧を高くする
とVCO33の発振周波数は高くなり、逆にローパスフィル
タ32の出力電圧を低くすると、VCO33の発振周波数は低
くなるので、今PLLロックがはずれており、かつ周波数
制御回路74においてM,N比較の結果，クロックの周波数
が低い（Ｍ＜Ｎ）と判定された場合には、ローパスフィ
ルタ32の電圧を高くするように、例えば位相比較器31の
出力を強制的に“H"レベルにする。その結果VCO33の発
振周波数は徐々に上昇し、ＭはＮの値に近づく。Ｍ＝Ｎ
もしくはＭがＮに近い値になった時点で、周波数制御回
路74は位相比較器31の出力の“H"レベルを解除し、位相
比較本来の２つの入力の位相差に基づく信号が出力され
るように切り換える。

以上説明した場合の発振周波数の変化の様子を第３図
を用いて示すと、αは最大計数値Ｍの値が所定値Ｎの近
傍であって通常の位相比較動作が行なれる周波数範囲を
表す。ｔは時刻、ｆは発振周波数を表す。今、時刻t₀で
発振周波数がf_oのときｆを徐々に上昇させるように位相
比較器31が制御され、ｆは徐々に上昇し、時刻t₁で上記
範囲αに達する。この時点で位相比較器31は位相比較器
本来の２つの入力の基づく出力信号が得られるように切
り換えられ、PLLとしての引込み動作が行なわれ、所望
の周波数f₁に落ち着くことになる。

また、以上の説明とは逆に、発振周波数が高い方（Ｍ
＞Ｎ）のずれていると予想される場合には、周波数制御
回路74はローパスフィルタ32の出力電圧が低くなるよう
に位相比較器31の出力を強制的に“L"レベルにする。従
ってVCO33の発振周波数は徐々に低くなり、同様にPLLの
引込みを行なうことが可能となる。

そして最終的に同期がとれたか否か、すなわちPLLが
ロックしたか否かはPLLロック検出回路６により検知す
ることができる。

なお、上記実施例では、PLLロック検出結果及び反転
間隔最大計数値の比較判定結果に応じて位相比較器31を
制御してPLLの発振周波数の制御を行なうように構成し
たが、ローパスフィルタ32やVCO33自体を制御してPLLの
発振周波数制御を行なうようにしてもよい。

また、VCO33の発振周波数等の数値は上記実施例で用
いたものに限定されるものではないことはいうまでもな
い。

〔発明の効果〕

以上のように本発明に係るデータ復調装置によれば、
所定期間毎データの反転間隔の最大計数値を求め、その
値と所定値の大小判定結果によってその時点での発振周
波数は所望の周波数より高いか低いかを認識し、PLLを
制御して引込みを行なわせ、上記PLLのロック状態を保
持するようにしたので、回路のほとんどをディジタル化
することができ、IC化に適したものとなりアナログ的な
調整が不要となる。

また、３種のサンプリング周波数Fsの個々に対応した
時定数を複数用意する必要がなく、回路構成を簡略化す
ることができ、またPLLロックがはずれても自動的に速
やかにロック状態に復帰できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ復調回路の構成
図、第２図は本発明の一実施例によるデータ復調回路に
含まれる同期検出回路の動作を示すタイミング図、第３
図はPLLの引込みの行なわれる状態を示すタイミング
図、第４図はディジタルオーディオインターフェース方
式のデータ構成図、第５図は従来のデータ復調回路の構
成図、第６図は従来の同期検出回路の構成図である。 図において、２は同期検出回路（同期検出回路手段）、
３はPLL（PLL手段）、４はデータ復調回路、７は周波数
制御手段、21はエッジ検出回路、22はカウンタ、23は所
定値（Ｎ）検出回路、24はパルス信号生成回路、31は位
相比較器、32はローパスフィルタ、33はVC0、６はPLLロ
ック検出回路、71はラッチ、72は比較回路、73はタイミ
ング制御回路、74は周波数制御回路である。 なお、図中同一符号は同一もしくは相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】自己同期シリアル伝送方式のデータ復調装
   置において、 受信データの反転エッジを検出するエッジ検出回路を有
   し、該エッジ検出回路出力に応じて初期化されるととも
   に、後段のフェーズロックドループ（PLL）手段から入
   力されるクロックを計数し、その計数値が所定値になっ
   たことを検出して信号を形成する同期信号検出手段と、 該同期信号検出手段の出力信号を基準入力とするPLL手
   段と、 所定期間毎に上記受信データの反転間隔の計数値の最大
   のものを求め、その最大値と所定値とを比較し、該比較
   結果に応じて上記PLL手段を制御して上記PLL手段のロッ
   ク状態を保持する周波数制御手段とを備えたことを特徴
   とするデータ復調装置。