JP2556125B2 - データ復調装置 - Google Patents
データ復調装置Info
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- JP2556125B2 JP2556125B2 JP1012911A JP1291189A JP2556125B2 JP 2556125 B2 JP2556125 B2 JP 2556125B2 JP 1012911 A JP1012911 A JP 1012911A JP 1291189 A JP1291189 A JP 1291189A JP 2556125 B2 JP2556125 B2 JP 2556125B2
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- Japan
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- signal
- circuit
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばデイジタルオーデイオインターフエ
ースフオーマツトに準じて与えられるデイジタル信号を
受信しデータ復調を行なう装置に関し特にその同期検出
部及びクロツク抽出部の改良に関するものである。
ースフオーマツトに準じて与えられるデイジタル信号を
受信しデータ復調を行なう装置に関し特にその同期検出
部及びクロツク抽出部の改良に関するものである。
デイジタルオーデイオ装置間の相互接続を行なう伝送
規格として日本電子機械工業会（EIAJ）CP−340「デイ
ジタルオーデイオインターフエース」フオーマツトがあ
る。
規格として日本電子機械工業会（EIAJ）CP−340「デイ
ジタルオーデイオインターフエース」フオーマツトがあ
る。
本発明を説明するに際し、まず、この規格の概略を説
明する。
明する。
第４図にその信号フオーマツト構成を示す。１フレー
ムは、それぞれ左チヤンネル（Lch）、右チヤンネル（R
ch）のオーデイオデータを含む２つのサブフレームから
成つており、１サブフレームは32ビツトから構成され
る。サブフレームの先頭４ビツトは同期プリアンブル信
号SYNCがあり、サブフレーム識別信号と同期信号とを兼
ねている。次の４ビツトは予備ビツトでありオーデイオ
オキジヤリ情報または後述するオーデイオデータの拡張
用として使用される。次の20ビツトはオーデイオサンプ
ルビツトであつて、例えばCDのように16ビツトのオーデ
イオデータを伝送するときには、図示のように、D1の部
分に格納し、D0部分は“0"レベルとすることになつてい
る。また、サブフレームの最後の４ビツトはコントロー
ル信号でありＶはバリデイテイフラグと呼ばれ、“0"な
らばオーデイオデータが正しいもの、“1"ならばオーデ
イオデータが補正されたものであることを示す。Ｕはユ
ーザーデータビツトで時間情報や曲頭信号などが格納さ
れる。Ｃはチヤンネルステータスビツトであり、オーデ
イオデータに関連する制御信号としてサンプリング周波
数、コピー禁止の有無、エンフアシスの有無等の情報が
格納される。また、最後のＰはパリテイビツトで周期プ
リアンブル信号SYNCを除く24ビツトの“0"と“1"の数が
それぞれ偶数になるようにこのビツトが決められてい
る。
ムは、それぞれ左チヤンネル（Lch）、右チヤンネル（R
ch）のオーデイオデータを含む２つのサブフレームから
成つており、１サブフレームは32ビツトから構成され
る。サブフレームの先頭４ビツトは同期プリアンブル信
号SYNCがあり、サブフレーム識別信号と同期信号とを兼
ねている。次の４ビツトは予備ビツトでありオーデイオ
オキジヤリ情報または後述するオーデイオデータの拡張
用として使用される。次の20ビツトはオーデイオサンプ
ルビツトであつて、例えばCDのように16ビツトのオーデ
イオデータを伝送するときには、図示のように、D1の部
分に格納し、D0部分は“0"レベルとすることになつてい
る。また、サブフレームの最後の４ビツトはコントロー
ル信号でありＶはバリデイテイフラグと呼ばれ、“0"な
らばオーデイオデータが正しいもの、“1"ならばオーデ
イオデータが補正されたものであることを示す。Ｕはユ
ーザーデータビツトで時間情報や曲頭信号などが格納さ
れる。Ｃはチヤンネルステータスビツトであり、オーデ
イオデータに関連する制御信号としてサンプリング周波
数、コピー禁止の有無、エンフアシスの有無等の情報が
格納される。また、最後のＰはパリテイビツトで周期プ
リアンブル信号SYNCを除く24ビツトの“0"と“1"の数が
それぞれ偶数になるようにこのビツトが決められてい
る。
伝送路上では、同期プリアンブル信号SYNCを除く各デ
ータは、バイフエーズマーク方式という変調が施され、
同期プリアンブル信号SYNC部はバイフエーズ変調では出
現しないビツトパターンを採用することにより同期プリ
アンブル信号SYNCの検出をビツトパターンにより検出可
能としている。
ータは、バイフエーズマーク方式という変調が施され、
同期プリアンブル信号SYNC部はバイフエーズ変調では出
現しないビツトパターンを採用することにより同期プリ
アンブル信号SYNCの検出をビツトパターンにより検出可
能としている。
この同期プリアンブル信号SYNCのビツトパターンはデ
ータの反転間隔、すなわち“0"レベルまたは“1"レベル
の続く時間が他のデータ部より長く設定されている。
ータの反転間隔、すなわち“0"レベルまたは“1"レベル
の続く時間が他のデータ部より長く設定されている。
ところで、このようなフオーマツトによる信号を受信
する装置としてDAコンバータを塔載したいわゆるDAコン
バータユニツトやデイジタルオーデイオテープレコーダ
（DAT）があるが、いずれに於ても受信信号中の同期プ
リアンブル信号SYNCを検出し、それを利用してクロツク
抽出を行ない受信データの復調を行なつている。
する装置としてDAコンバータを塔載したいわゆるDAコン
バータユニツトやデイジタルオーデイオテープレコーダ
（DAT）があるが、いずれに於ても受信信号中の同期プ
リアンブル信号SYNCを検出し、それを利用してクロツク
抽出を行ない受信データの復調を行なつている。
第５図にこの種の自己同期シリアル伝送方式の受信装
置のデータ復調回路のブロツク構成を示す。
置のデータ復調回路のブロツク構成を示す。
入力端子（１）に供給されたデイジタルインターフエ
ースに基づく信号は同期検出回路（２）とバイフエーズ
復調回路（４）に供給される。同期検出回路（２）では
入力される信号のビツトパターンから同期プリアンブル
信号SYNCが検出されその出力は、PLL回路（３）を構成
する位相比較器（31）に入力される。元のデイジタルオ
ーデイオ信号のサンプリング周波数が48KHZの場合、同
期検出回路（２）のプリアンブル検出信号の周波数は96
KHZであり、位相比較器（31）、ローパスフィルタ（3
2）、VCO（33）、分周器（34）から構成されるPLL回路
（３）によつてその128倍の12288MHzの周波数の基準ク
ロツク信号が抽出されてバイフエーズ復調回路（４）に
与えられる。バイフエーズ復調回路（４）ではクロツク
信号に基づき入力端子（１）から供給される信号の復調
を施し、その出力信号は出力端子（５）を介して出力さ
れる。ここで、第５図に示す構成からなる従来のデータ
復調回路としては文献「わかるPLLの応用テクニツク」
（高松重治著、日本放送出版）pp.197〜pp.200で開示さ
れたものがある。
ースに基づく信号は同期検出回路（２）とバイフエーズ
復調回路（４）に供給される。同期検出回路（２）では
入力される信号のビツトパターンから同期プリアンブル
信号SYNCが検出されその出力は、PLL回路（３）を構成
する位相比較器（31）に入力される。元のデイジタルオ
ーデイオ信号のサンプリング周波数が48KHZの場合、同
期検出回路（２）のプリアンブル検出信号の周波数は96
KHZであり、位相比較器（31）、ローパスフィルタ（3
2）、VCO（33）、分周器（34）から構成されるPLL回路
（３）によつてその128倍の12288MHzの周波数の基準ク
ロツク信号が抽出されてバイフエーズ復調回路（４）に
与えられる。バイフエーズ復調回路（４）ではクロツク
信号に基づき入力端子（１）から供給される信号の復調
を施し、その出力信号は出力端子（５）を介して出力さ
れる。ここで、第５図に示す構成からなる従来のデータ
復調回路としては文献「わかるPLLの応用テクニツク」
（高松重治著、日本放送出版）pp.197〜pp.200で開示さ
れたものがある。
従来のデータ復調回路に用いられる同期検出回路はワ
ンシヨツトマルチバイブレータを用いてデータの反転間
隔の長い部分を検知しようとするものである。そのため
抵抗やコンデンサ等のアナログ素子が用いられており、
全体を１チツプIC化することが困難であつた。またワン
シヨツトマルチバイブレータのバラつきに応じて抵抗を
可変して反転間隔を検出するための時間間隔を調整しな
ければならない問題点があつた。
ンシヨツトマルチバイブレータを用いてデータの反転間
隔の長い部分を検知しようとするものである。そのため
抵抗やコンデンサ等のアナログ素子が用いられており、
全体を１チツプIC化することが困難であつた。またワン
シヨツトマルチバイブレータのバラつきに応じて抵抗を
可変して反転間隔を検出するための時間間隔を調整しな
ければならない問題点があつた。
この発明は上述の課題を克服するためになされたもの
で、同期検出回路をデイジタル的に構成でき、IC化を容
易にできるとともに、調整箇所を不要とすることがで
き、また、外乱によりPLLのロツクがはずれた場合でも
引込み動作を行ない速やかにロツク状態に復帰できるデ
ータ復調回路を得ることを目的とする。
で、同期検出回路をデイジタル的に構成でき、IC化を容
易にできるとともに、調整箇所を不要とすることがで
き、また、外乱によりPLLのロツクがはずれた場合でも
引込み動作を行ない速やかにロツク状態に復帰できるデ
ータ復調回路を得ることを目的とする。
この発明に係るデータ復調装置は、受信データのエツ
ジを検出するエツジ検出手段とその出力によつてリセツ
トされる計数手段の計数値が所定の値に達したことを検
出する所定値検出手段とから同期信号検出回路を構成
し、その出力を用いて受信データに対応したクロツクを
再生するPLL（Phase Locked Loop）回路、及びPLL回路
によつて得たクロツクが受信データに同期したものであ
るかどうかを判定する判定手段を有し、PLL回路によつ
て得たクロツクまたはその分周したもの、あるいはエッ
ジ検出等によってより高い周波数をもつように生成した
クロックを計数手段のクロツク信号として入力するよう
に構成したものである。
ジを検出するエツジ検出手段とその出力によつてリセツ
トされる計数手段の計数値が所定の値に達したことを検
出する所定値検出手段とから同期信号検出回路を構成
し、その出力を用いて受信データに対応したクロツクを
再生するPLL（Phase Locked Loop）回路、及びPLL回路
によつて得たクロツクが受信データに同期したものであ
るかどうかを判定する判定手段を有し、PLL回路によつ
て得たクロツクまたはその分周したもの、あるいはエッ
ジ検出等によってより高い周波数をもつように生成した
クロックを計数手段のクロツク信号として入力するよう
に構成したものである。
この発明におけるデータ復調装置は、所定値検出手段
の検出する所定値を変更可能とし、判定手段により同期
していない状態と判定された場合には所定値を適当に変
更してPLL回路を制御するようにし、正しいクロツク抽
出が行なわれるように引き込み動作を行なわせ、また同
期している場合には所定値を固定させて同期検出を行な
わしめるようにする。
の検出する所定値を変更可能とし、判定手段により同期
していない状態と判定された場合には所定値を適当に変
更してPLL回路を制御するようにし、正しいクロツク抽
出が行なわれるように引き込み動作を行なわせ、また同
期している場合には所定値を固定させて同期検出を行な
わしめるようにする。
以下、この発明の一実施例を図に従つて説明する。第
１図は、本発明のデータ復調装置の一構成例である。図
において、（２）の同期検出回路はエツジ検出回路（2
1）、カウンタ（22）、カウンタの出力が所定値に達し
たときにパルス信号を出力する所定値検出回路（23）、
検出出力を適当な幅のパルス信号とする波形整形回路
（24）から構成され、また、（６）はPLL回路（３）に
よる再生クロツクが受信信号に同期しているかどうかを
検出するPLLロツク判定回路である。
１図は、本発明のデータ復調装置の一構成例である。図
において、（２）の同期検出回路はエツジ検出回路（2
1）、カウンタ（22）、カウンタの出力が所定値に達し
たときにパルス信号を出力する所定値検出回路（23）、
検出出力を適当な幅のパルス信号とする波形整形回路
（24）から構成され、また、（６）はPLL回路（３）に
よる再生クロツクが受信信号に同期しているかどうかを
検出するPLLロツク判定回路である。
まず、同期検出回路（２）の動作から説明する。第２
図に同期検出動作のタイミング図を示す。入力信号
（Ａ）はエツジ検出回路（21）にてデータ反転毎に第２
図（Ｂ）に示すような短いパルス信号を発生する。この
エツジ検出信号はカウンタ（22）にリセツト信号として
及び波形整形回路（24）に供給される。カウンタ（22）
は入力データの反転毎にリセツトされ後述するPLL回路
（３）からのクロツク信号を計数するのでデータの反転
間隔の長い所ではカウント値は大きくなる。
図に同期検出動作のタイミング図を示す。入力信号
（Ａ）はエツジ検出回路（21）にてデータ反転毎に第２
図（Ｂ）に示すような短いパルス信号を発生する。この
エツジ検出信号はカウンタ（22）にリセツト信号として
及び波形整形回路（24）に供給される。カウンタ（22）
は入力データの反転毎にリセツトされ後述するPLL回路
（３）からのクロツク信号を計数するのでデータの反転
間隔の長い所ではカウント値は大きくなる。
デイジタルオーデイオインターフエースの伝送ではプ
リアンブル部では他のデータ部より反転間隔が大きくな
つているのでカウント値も大きくなる。これを検出する
ことによりプリアンブルを検出することができる。例え
ば、PLL回路（３）の再生クロツクが第２図（Ｃ）のよ
うなクロツクのとき検出回路（23）の所定値を“5"と設
定すればその出力は第２図（Ｄ）に示すごとくプリアン
ブル部のみに出現する反転間隔T3の部分に於てのみ発生
する。
リアンブル部では他のデータ部より反転間隔が大きくな
つているのでカウント値も大きくなる。これを検出する
ことによりプリアンブルを検出することができる。例え
ば、PLL回路（３）の再生クロツクが第２図（Ｃ）のよ
うなクロツクのとき検出回路（23）の所定値を“5"と設
定すればその出力は第２図（Ｄ）に示すごとくプリアン
ブル部のみに出現する反転間隔T3の部分に於てのみ発生
する。
この信号はクロツクの位相の変動等によつて発生位置
が前後するため波形整形回路（24）に於て、エツジ検出
回路（21）のエツジ検出信号を用いて再同期させること
により、第２図（Ｅ）に示すT3期間の終了した反転部か
ら次の反転部までのパルス信号として同期検出信号を形
成しPLL回路（３）の位相比較器（31）に供給する。
が前後するため波形整形回路（24）に於て、エツジ検出
回路（21）のエツジ検出信号を用いて再同期させること
により、第２図（Ｅ）に示すT3期間の終了した反転部か
ら次の反転部までのパルス信号として同期検出信号を形
成しPLL回路（３）の位相比較器（31）に供給する。
PLL（３）に於ては前述したのと同様な働きによつて
例えば元のデイジタルオーデイオ信号のサンプリング周
波数が48KHZのときにはその256倍の12,288MHZのクロツ
クを生成し、そのデユーテイー比を50％にするため一度
２分周して6,144MHZの基準クロツクとしてバイフエーズ
復調回路（４）へ供給する。またさらにこのクロツクは
カウンタ（22）にそのクロツク入力として与えられると
ともに、PLLロツク判定回路（６）に入力される。PLLロ
ツク判定回路（６）はPLL回路（３）にて抽出されたク
ロツクが受信信号に正確に同期したものか、すなわち、
その周波数と位相が合つているものかを判定する機能を
もち、例えば同期検出信号が所定の間隔毎に欠落なく得
られることを検知したりすることにより実現できる。PL
Lがロツク状態であるということは同期検出回路（２）
によつてプリアンブルが正しく検出されていることを意
味しているので、この場合にはカウンタ出力値を検出す
るための所定値はそのままで良いので引き続き現在の値
例えば第２図の例では“5"を保つて同期検出を行なう。
例えば元のデイジタルオーデイオ信号のサンプリング周
波数が48KHZのときにはその256倍の12,288MHZのクロツ
クを生成し、そのデユーテイー比を50％にするため一度
２分周して6,144MHZの基準クロツクとしてバイフエーズ
復調回路（４）へ供給する。またさらにこのクロツクは
カウンタ（22）にそのクロツク入力として与えられると
ともに、PLLロツク判定回路（６）に入力される。PLLロ
ツク判定回路（６）はPLL回路（３）にて抽出されたク
ロツクが受信信号に正確に同期したものか、すなわち、
その周波数と位相が合つているものかを判定する機能を
もち、例えば同期検出信号が所定の間隔毎に欠落なく得
られることを検知したりすることにより実現できる。PL
Lがロツク状態であるということは同期検出回路（２）
によつてプリアンブルが正しく検出されていることを意
味しているので、この場合にはカウンタ出力値を検出す
るための所定値はそのままで良いので引き続き現在の値
例えば第２図の例では“5"を保つて同期検出を行なう。
一方、PLL回路（３）がアンロツク状態であるという
ことは同期検出が正しく行なわれていないことが予想さ
れ、この場合、PLL回路（３）によるクロツクの周波数
は目標とする周波数に対し大きい方ないし小さい方にず
れてしまつている。この周波数のずれたクロツクを用い
て検出回路（23）の所定数を前のままでカウンタ（22）
にて同期検出を行なおうとしても不可能で不要な所で検
出信号が発生してしまうか、もしくはプリアンブル部で
も検出出力が得られない。そこで、PLLがアンロツク状
態のときには検出回路（23）の所定値をあらかじめ用意
した他の値、例えば“3"や“7"に選択的に切換える動作
を行なう。クロツク周波数が高い方にずれている場合に
は所定値を大きくしてやればよいし、クロツク周波数が
低い方にずれている場合には所定値を小さくしてやれ
ば、正しい同期検出が行なえる。旦し同期信号が正しく
得られPLL（３）がそれに従つてクロツクの周波数を目
標の値近くに修正した後は所定値は元の値（例えば
“5"）に戻すように切換える。
ことは同期検出が正しく行なわれていないことが予想さ
れ、この場合、PLL回路（３）によるクロツクの周波数
は目標とする周波数に対し大きい方ないし小さい方にず
れてしまつている。この周波数のずれたクロツクを用い
て検出回路（23）の所定数を前のままでカウンタ（22）
にて同期検出を行なおうとしても不可能で不要な所で検
出信号が発生してしまうか、もしくはプリアンブル部で
も検出出力が得られない。そこで、PLLがアンロツク状
態のときには検出回路（23）の所定値をあらかじめ用意
した他の値、例えば“3"や“7"に選択的に切換える動作
を行なう。クロツク周波数が高い方にずれている場合に
は所定値を大きくしてやればよいし、クロツク周波数が
低い方にずれている場合には所定値を小さくしてやれ
ば、正しい同期検出が行なえる。旦し同期信号が正しく
得られPLL（３）がそれに従つてクロツクの周波数を目
標の値近くに修正した後は所定値は元の値（例えば
“5"）に戻すように切換える。
一般にはロツク判定回路（６）はクロツク周波数が高
低いずれの方向にずれたかを判定はしないため、第３図
に示したフローチヤートのごとく所定値の切換えを行な
う。すなわちPLLアンロツク状態であるときは所定値ｂ
（例えばｂ＝３）→所定値ａ（例えばａ＝５）、所定値
ｃ（例えばｃ＝７）→所定値ａの切換えを周期的にロツ
ク状態となるまで続けることにより、一旦アンロツク状
態になつた場合でも正しい受信信号が得られる限りは速
やかにPLLロツク状態に復帰でき、正しいクロツク抽出
が可能となるので、このクロツクを用いてバイフエーズ
復調が可能となる。
低いずれの方向にずれたかを判定はしないため、第３図
に示したフローチヤートのごとく所定値の切換えを行な
う。すなわちPLLアンロツク状態であるときは所定値ｂ
（例えばｂ＝３）→所定値ａ（例えばａ＝５）、所定値
ｃ（例えばｃ＝７）→所定値ａの切換えを周期的にロツ
ク状態となるまで続けることにより、一旦アンロツク状
態になつた場合でも正しい受信信号が得られる限りは速
やかにPLLロツク状態に復帰でき、正しいクロツク抽出
が可能となるので、このクロツクを用いてバイフエーズ
復調が可能となる。
この第３図のごとき動作はハードウエアで構成し自動
的にかつ周期的に切換動作を行なうこともできるし、ま
たマイクロコンピユータ等により外部から切換えること
も可能である。
的にかつ周期的に切換動作を行なうこともできるし、ま
たマイクロコンピユータ等により外部から切換えること
も可能である。
なお上記説明ではクロツク抽出のためのPLL回路
（３）にVCO（33）を用いているが、発振素子等を用い
たVCXO等なども使用できる。
（３）にVCO（33）を用いているが、発振素子等を用い
たVCXO等なども使用できる。
またロツク判定回路はその目的からその内部構成、方
式等は問わない。
式等は問わない。
またPLL回路（３）によるクロツクの周波数等も説明
の値に固定されるものではない。
の値に固定されるものではない。
以上のように本発明によれば、PLL回路がアンロツク
状態のときには同期信号と判定すべきカウント値を切換
えて同期検出が可能となるようにしたのでPLL回路の一
部を除き、回路をデイジタル化できるのでIC化に適する
とともに、PLL回路のロツクがはずれても自動的に速や
かにロツク状態に復帰できるという効果がある。
状態のときには同期信号と判定すべきカウント値を切換
えて同期検出が可能となるようにしたのでPLL回路の一
部を除き、回路をデイジタル化できるのでIC化に適する
とともに、PLL回路のロツクがはずれても自動的に速や
かにロツク状態に復帰できるという効果がある。
第１図は本発明の一実施例によるデータ復調回路の構成
図、第２図は本発明のデータ復調回路に含まれる同期検
出回路の動作を示すタイミング図、第３図は本発明の一
実施例によるPLLロツク過程を示すフローチヤート図、
第４図は本発明を適用するデイジタルオーデイオインタ
ーフエース方式のデータ構成図、第５図は従来のデータ
復調回路の構成図である。 図面において、（２）は同期検出回路、（21）はエツジ
検出回路、（22）はカウンタ、（23）は所定値検出回
路、（３）はPLL、（６）はPLLロツク判定回路を示す。 なお図中、同一符号は、同一もしくは相当部分を示す。
図、第２図は本発明のデータ復調回路に含まれる同期検
出回路の動作を示すタイミング図、第３図は本発明の一
実施例によるPLLロツク過程を示すフローチヤート図、
第４図は本発明を適用するデイジタルオーデイオインタ
ーフエース方式のデータ構成図、第５図は従来のデータ
復調回路の構成図である。 図面において、（２）は同期検出回路、（21）はエツジ
検出回路、（22）はカウンタ、（23）は所定値検出回
路、（３）はPLL、（６）はPLLロツク判定回路を示す。 なお図中、同一符号は、同一もしくは相当部分を示す。
Claims (1)
- 【請求項１】自己同期シリアル伝送方式のデータ復調装
置において、受信データのエツジを検出するエツジ検出
手段、入力されるクロツクを計数するとともに、上記エ
ツジ検出手段の出力によりリセツトされる計数手段、こ
の計数手段の計数値が所定値に達したことを検出する所
定値検出手段、この所定値検出手段の検出出力に基いて
上記受信データに対応するクロツクを再生するととも
に、該クロツクを上記計数手段に出力するPLL回路、こ
のPLL回路によつて得られたクロツクと上記受信データ
の位相同期を判定し、位相同期がはずれているとき、上
記所定値検出手段の所定値を変更する判定回路を備えた
ことを特徴とするデータ復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012911A JP2556125B2 (ja) | 1989-01-20 | 1989-01-20 | データ復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012911A JP2556125B2 (ja) | 1989-01-20 | 1989-01-20 | データ復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02193431A JPH02193431A (ja) | 1990-07-31 |
| JP2556125B2 true JP2556125B2 (ja) | 1996-11-20 |
Family
ID=11818534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012911A Expired - Fee Related JP2556125B2 (ja) | 1989-01-20 | 1989-01-20 | データ復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556125B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2584352B2 (ja) * | 1991-02-27 | 1997-02-26 | 三洋電機株式会社 | インターフェイス回路 |
| JP2578693B2 (ja) * | 1991-02-27 | 1997-02-05 | 三洋電機株式会社 | インターフェイス回路 |
-
1989
- 1989-01-20 JP JP1012911A patent/JP2556125B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02193431A (ja) | 1990-07-31 |
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