JP3838301B2 - ディジタル信号受信回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、受信データに同期したクロック信号を再生するディジタルＰＬＬ機能を備えたディジタル信号伝送装置に関するものである。
【０００２】
【従来の技術】
図３は、従来のディジタル信号伝送装置の機能ブロックを示す図である。図３において、レシーバ３１は、伝送路から伝達される受信データ３０１を識別する。ドライバー３３は、伝送路に送信データ３０３を出力する。ディジタルＰＬＬ回路３５は、受信データからｎ分周の受信クロック信号の抽出をする。シリアル送受信制御回路３７は、該抽出結果を入力し、データの送受信を制御する。
図４は、従来のディジタル信号伝送装置において受信波形歪み無しの場合の受信再生の動作タイミングを示す図であり、図５は、従来のディジタル信号伝送装置において受信波形歪み有りの場合の受信再生の動作タイミングを示す図である。以下、図３、図４および図５に基づいて説明する。
ここでは、ディジタルＰＬＬ回路のクロック信号は伝送速度の８倍のクロック信号を用いる。データ信号符号はクロック信号成分を含んだマンチェスタ符号とする。伝送路からレシーバを介して受信した受信データ３０１は、ディジタルＰＬＬ回路３５に入力されて、データＲＤに同期した受信クロック信号ＲＣの抽出をする。マンチェスタ符号の場合、１ビット長の１／４と３／４ビット時点でサンプリングする受信クロック信号が必要である。
図４では、受信波形歪み無しのデータから受信クロック信号ＲＣを抽出する場合のタイミングについて説明する。８分周のディジタルＰＬＬ回路に入力された受信データは、８倍のクロック信号でサンプリングして立ち上がり変化点を検出する。変化点信号の立ち下がりでディジタルＰＬＬ回路の８進カウンタをオールクリアし、次クロック信号の立ち上がりエッジでカウントアップする位相補正方式を採用している。受信データＲＤは２クロック後に出力され、これに同期した受信クロック信号ＲＣの立ち上がりエッジでサンプリングされる。このサンプリングマージンは、各ポイントａ，ｂ，ｃ，ｄにおいて、２クロック分確保されている。
図５では、２クロックの受信波形歪みデータから受信クロック信号ＲＣを抽出する場合のタイミングについて説明する。８分周のディジタルＰＬＬ回路３５に入力された受信データは、８倍のクロック信号でサンプリングして立ち上がり変化点が検出されるが、１クロック遅れて出力される。これは非同期データを同期クロック信号でサンプリングする時に発生するものであり、これが所謂クロックジッタとなる。変化点信号の立ち下がりでディジタルＰＬＬ回路３５の８進カウンタはオールクリアされ、次クロック信号の立ち上がりエッジでカウントアップする。受信データＲＤは３クロック後に出力され、これに同期した受信クロック信号ＲＣの立ち上がりエッジでサンプリングされる。このサンプリングマージンは、各ポイントａ，ｂ，ｃ，ｄについて、ａで２クロック、ｂで０クロック、ｃで１クロック、ｄで１クロックである。
その他、特開平８−１５４０５２号公報には、位相補正方式により、急峻な補正を実施しても再生するクロック信号にパルス状の不要なクロック信号を発生させないディジタルＰＬＬ回路が開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、上記した従来技術のディジタル信号受信回路方式では、ｂ点はマージン無しであるため、サンプリングミスを起こすことになる。一般に、伝送速度が高速になると、ディジタルＰＬＬ回路の分周クロック信号の限界から分周比を下げなければならない。分周比の低下により上記のクロックジッタが増大することは上記説明からも明らかである。高速信号伝送時や受信波形に歪みが有る場合、およびディジタルＰＬＬ回路３５のクロックジッタが増大して許容受信信号歪みを超えた場合等で、正常な受信ができなくなる。
このように、上記従来のディジタル信号受信回路方式では、高速信号伝送時において、受信波形歪みとディジタルＰＬＬ回路の分周比の低下によって、受信信号波形の許容することができる歪みの大きさが低下して正常な受信ができなくなるといった問題点を有していた。
また、特開平８−１５４０５２号公報で開示された発明を含む従来技術では、受信データに含まれる受信クロック信号と再生クロック信号との位相差を監視する方式であり、ここで、上記の再生クロック信号は受信データから取り出すものであるから、結局は、当該装置内での局所的な障害の発生のみを監視する立場に止まり、本発明で採用する方式のように、許容されない受信データのパターンを予め設定しておく方式ではないので、伝送路も含めた広域的な受信データの誤り発生の可能性に対応し得る本格的な補正方式とはなっていなかった。
本発明は、上記に鑑みてなされたもので、その目的は、受信データの波形歪みを許容範囲内に制限し得るように補正することで正常な受信再生を可能としたディジタル信号受信回路を提供することにある。
【０００４】
【課題を解決するための手段】
上記の課題を解決するために、請求項１記載のディジタル信号受信回路の発明は、ディジタルベースバンド信号の受信データを伝送路を介して受信するレシーバと、前記レシーバからの前記受信データからｎ分周の受信クロック信号を抽出するｎ分周ディジタルＰＬＬ回路と、を備えて、前記受信データに同期した再生クロック信号を抽出するディジタル信号受信回路であって、
前記レシーバと前記ｎ分周ディジタルＰＬＬ回路との間に設けられるｍ段シフトレジスタであって、パラレル／シリアルシフト切替制御入力端子とデータシフトクロック信号入力端子とパラレルデータ入力端子とシリアルデータ入力端子とパラレルデータ出力端子とシリアルデータ出力端子とを備え、前記レシーバからの出力を前記シリアルデータ入力端子から入力し、セット値を前記ｎ分周ディジタルＰＬＬ回路へ前記シリアルデータ出力端子から出力し、かつ前記ｎ分周ディジタルＰＬＬ回路に付加されるクロック信号と同じクロック信号を前記データシフトクロック信号入力端子から受けて前記受信データをシリアル／パラレル変換して１段〜（ｍ−１）段の並列信号を後述の波形歪みパターン一致検出回路に前記パラレルデータ出力端子から出力するｍ段シフトレジスタと、
前記受信データの予め想定される誤りのパターンを表現した波形歪みパターンを複数個内蔵しており、この波形歪みパターンと前記ｍ段シフトレジスタから入力された前記並列信号との一致を検出し、一致が検出されたときに一致を検出したことを示す一致検出パルス信号を前記ｍ段シフトレジスタの前記パラレル／シリアルシフト切替制御入力端子に出力すると共に波形歪み補正を要求する補正要求パルス信号を後述の波形歪み補正パターン発生回路に出力する波形歪みパターン一致検出回路と、
前記補正要求パルス信号の入力により、前記波形歪みパターンに対応する予め設定された補正用の正常パターンを選択してプリセット値として前記ｍ段シフトレジスタに前記パラレルデータ入力端子へ出力する波形歪み補正パターン発生回路とを備えたことを特徴としている。
上記の構成を取ることにより、本発明のディジタル信号受信回路は、許容される受信信号波形歪みの規定値以上に受信波形歪みが発生した場合であっても、波形歪み補正機能により波形歪みを許容値内に補正するため、低分周比のディジタルＰＬＬ回路を用いても正常な受信動作ができる。
【０００５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態に係るディジタル信号受信回路の機能ブロックを示す図である。図１において、レシーバ１は、伝送路からの受信データ１０１を識別する。ドライバー３は、伝送路に送信データ１０３を出力する。ｍ段シフトレジスタ９は、パラレル／シリアルシフト切替制御入力Ｐ／Ｓ、データシフトクロック信号入力ＣＫ、パラレルデータ入力Ｄｌ〜Ｄｍ、シリアルデータ入力Ｄ、シリアルデータ出力Ｑｌ〜Ｑｍの機能を持つ。ディジタルＰＬＬ回路５は、入力データからｎ分周の受信クロック信号の抽出をする。シリアル送受信制御回路７は、該抽出結果を入力し、データの送受信を制御する。波形歪みパターン一致検出回路１１は、ｍ段シフトレジスタ出力Ｑｌ〜Ｑｍ−１を入力して、予め決められた波形歪みパターンとの一致が検出された時には該一致を検出したことを示す一致検出パルス信号１５を出力すると共に、波形歪み補正を要求する補正要求パルス信号１７を出力する。波形歪み補正パターン発生回路１３は、波形歪みパターン一致検出回路からの波形歪み補正を要求する補正要求パルス信号１７を入力し、予め設定された正常パターンを選択してプリセット値１９として出力する。図２は、本発明の実施の形態に係るディジタル信号受信回路の動作タイミングを示すタイムチャートである。以下、図２を参照しながら、本発明の実施の形態に係るディジタル信号受信回路の動作タイミングを説明する。ここでは波形歪み検出パターンは１ビットとする。ディジタルＰＬＬ回路５の分周比ｎをｎ＝８に設定するとｍ＝ｎ＋１＝９となる。予め想定される補正の対象となる１ビットの波形歪みパターンと、それに対応する補正パターンとを決定しておく。本実施の形態では、一応、下記の２例のパターン対を決定する。
下記の左側の波形歪みパターンをそれぞれ右側の補正パターンすなわち正常値に補正するものとする。
波形歪みパターン１：１００００００１＝＞補正パターン１：０００００００１波形歪みパターン２：０１１１１１１０＝＞補正パターン２：１１１１１１１０波形歪みパターン一致検出回路１１には、上記の波形歪みパターン１、２をそれぞれ設定しておく。これにより、波形歪みパターン一致検出回路１１は、波形歪みパターン１のパターンと一致した時、一致検出パルス信号１５と上記補正パターン１の補正を要求する補正要求パルス信号１７を出力する。次に、波形歪みパターン一致検出回路１３は、上記補正を要求する補正要求パルス信号１７を入力した時点で、上記補正パターン１をプリセット値１９として出力する。
なお、図２のタイムチャートでは、受信データすなわちレシーバ出力が、波形歪みパターン２のパターンと一致した時を示す。この場合も、波形歪みパターン一致検出回路１１は、上記と同様に一致検出パルス信号１５と上記補正パターン２の補正を要求する補正要求パルス信号１７を出力する。波形歪みパターン一致検出回路１３は、上記補正を要求する補正要求パルス信号１７を入力した時点で、上記補正パターン２をプリセット値１９としてｎ分周ディジタルＰＬＬ回路５に対して出力する。
上記の仕組みにより、上記補正済のパターンを含む受信データは、プリセット値１９としてｍ段シフトレジスタ９に入力され、該プリセット値１９は、左側から順にシフトレジスタ９の出力Ｑｍを介してｎ分周ディジタルＰＬＬ回路５に向かって出力される。以下、この部分を更に詳細に述べる。
図２における受信データのレシーバ出力は、図５に示すレシーバ出力と同じ波形としている。上記波形歪みパターン２に対して８クロック目のシフトをした時点で一致検出パルス信号１５が発生し、該一致検出パルス信号１５がｍ段シフトレジスタ９のパラレル／シリアルシフト切替制御入力Ｐ／Ｓに入力されると共に、波形歪み補正パターン発生回路１３から補正パターン２が出力されてｍ段シフトレジスタ９の入力Ｄ２〜Ｄ９に入力され、９クロック目でプリセットされる。ただし、入力Ｄ１は次クロックの受信データがプリセットされる。シフトレジスタ９の最終段出力Ｑ９はｎ分周ディジタルＰＬＬ回路５に入力され、受信データＲＤに同期した受信クロック信号ＲＣが発生する。
サンプリングマージンは各ポイントａ，ｂ，ｃ，ｄとも１〜２クロック分確保されている。この例では従来に比べて１クロックの波形歪みが確実に改善されることになる。
【０００６】
【発明の効果】
以上に述べたように、本発明のディジタル信号受信回路は、許容受信信号波形歪みの規定値以上に受信波形歪みが発生しても波形歪み補正機能により波形歪みを許容値内に補正するため、低分周比のディジタルＰＬＬ回路を用いても正常な受信動作ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るディジタル信号受信回路の機能ブロックを示す図である。
【図２】本発明の実施の形態に係るディジタル信号受信回路の動作タイミングを示すタイムチャートである。
【図３】図３は、従来のディジタル信号伝送装置の機能ブロックを示す図である。
【図４】従来のディジタル信号伝送装置において受信波形歪み無しの場合の受信再生の動作タイミングを示す図である。
【図５】従来のディジタル信号伝送装置において受信波形歪み有りの場合の受信再生の動作タイミングを示す図である。
【符号の説明】
１ レシーバ
３ ドライバー
５ ディジタルＰＬＬ回路
７ シリアル送受信制御回路
９ ｍ段シフトレジスタ
１１ 波形歪みパターン一致検出回路
１３ 波形歪み補正パターン発生回路
【発明の属する技術分野】
本発明は、受信データに同期したクロック信号を再生するディジタルＰＬＬ機能を備えたディジタル信号伝送装置に関するものである。
【０００２】
【従来の技術】
図３は、従来のディジタル信号伝送装置の機能ブロックを示す図である。図３において、レシーバ３１は、伝送路から伝達される受信データ３０１を識別する。ドライバー３３は、伝送路に送信データ３０３を出力する。ディジタルＰＬＬ回路３５は、受信データからｎ分周の受信クロック信号の抽出をする。シリアル送受信制御回路３７は、該抽出結果を入力し、データの送受信を制御する。
図４は、従来のディジタル信号伝送装置において受信波形歪み無しの場合の受信再生の動作タイミングを示す図であり、図５は、従来のディジタル信号伝送装置において受信波形歪み有りの場合の受信再生の動作タイミングを示す図である。以下、図３、図４および図５に基づいて説明する。
ここでは、ディジタルＰＬＬ回路のクロック信号は伝送速度の８倍のクロック信号を用いる。データ信号符号はクロック信号成分を含んだマンチェスタ符号とする。伝送路からレシーバを介して受信した受信データ３０１は、ディジタルＰＬＬ回路３５に入力されて、データＲＤに同期した受信クロック信号ＲＣの抽出をする。マンチェスタ符号の場合、１ビット長の１／４と３／４ビット時点でサンプリングする受信クロック信号が必要である。
図４では、受信波形歪み無しのデータから受信クロック信号ＲＣを抽出する場合のタイミングについて説明する。８分周のディジタルＰＬＬ回路に入力された受信データは、８倍のクロック信号でサンプリングして立ち上がり変化点を検出する。変化点信号の立ち下がりでディジタルＰＬＬ回路の８進カウンタをオールクリアし、次クロック信号の立ち上がりエッジでカウントアップする位相補正方式を採用している。受信データＲＤは２クロック後に出力され、これに同期した受信クロック信号ＲＣの立ち上がりエッジでサンプリングされる。このサンプリングマージンは、各ポイントａ，ｂ，ｃ，ｄにおいて、２クロック分確保されている。
図５では、２クロックの受信波形歪みデータから受信クロック信号ＲＣを抽出する場合のタイミングについて説明する。８分周のディジタルＰＬＬ回路３５に入力された受信データは、８倍のクロック信号でサンプリングして立ち上がり変化点が検出されるが、１クロック遅れて出力される。これは非同期データを同期クロック信号でサンプリングする時に発生するものであり、これが所謂クロックジッタとなる。変化点信号の立ち下がりでディジタルＰＬＬ回路３５の８進カウンタはオールクリアされ、次クロック信号の立ち上がりエッジでカウントアップする。受信データＲＤは３クロック後に出力され、これに同期した受信クロック信号ＲＣの立ち上がりエッジでサンプリングされる。このサンプリングマージンは、各ポイントａ，ｂ，ｃ，ｄについて、ａで２クロック、ｂで０クロック、ｃで１クロック、ｄで１クロックである。
その他、特開平８−１５４０５２号公報には、位相補正方式により、急峻な補正を実施しても再生するクロック信号にパルス状の不要なクロック信号を発生させないディジタルＰＬＬ回路が開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、上記した従来技術のディジタル信号受信回路方式では、ｂ点はマージン無しであるため、サンプリングミスを起こすことになる。一般に、伝送速度が高速になると、ディジタルＰＬＬ回路の分周クロック信号の限界から分周比を下げなければならない。分周比の低下により上記のクロックジッタが増大することは上記説明からも明らかである。高速信号伝送時や受信波形に歪みが有る場合、およびディジタルＰＬＬ回路３５のクロックジッタが増大して許容受信信号歪みを超えた場合等で、正常な受信ができなくなる。
このように、上記従来のディジタル信号受信回路方式では、高速信号伝送時において、受信波形歪みとディジタルＰＬＬ回路の分周比の低下によって、受信信号波形の許容することができる歪みの大きさが低下して正常な受信ができなくなるといった問題点を有していた。
また、特開平８−１５４０５２号公報で開示された発明を含む従来技術では、受信データに含まれる受信クロック信号と再生クロック信号との位相差を監視する方式であり、ここで、上記の再生クロック信号は受信データから取り出すものであるから、結局は、当該装置内での局所的な障害の発生のみを監視する立場に止まり、本発明で採用する方式のように、許容されない受信データのパターンを予め設定しておく方式ではないので、伝送路も含めた広域的な受信データの誤り発生の可能性に対応し得る本格的な補正方式とはなっていなかった。
本発明は、上記に鑑みてなされたもので、その目的は、受信データの波形歪みを許容範囲内に制限し得るように補正することで正常な受信再生を可能としたディジタル信号受信回路を提供することにある。
【０００４】
【課題を解決するための手段】
上記の課題を解決するために、請求項１記載のディジタル信号受信回路の発明は、ディジタルベースバンド信号の受信データを伝送路を介して受信するレシーバと、前記レシーバからの前記受信データからｎ分周の受信クロック信号を抽出するｎ分周ディジタルＰＬＬ回路と、を備えて、前記受信データに同期した再生クロック信号を抽出するディジタル信号受信回路であって、
前記レシーバと前記ｎ分周ディジタルＰＬＬ回路との間に設けられるｍ段シフトレジスタであって、パラレル／シリアルシフト切替制御入力端子とデータシフトクロック信号入力端子とパラレルデータ入力端子とシリアルデータ入力端子とパラレルデータ出力端子とシリアルデータ出力端子とを備え、前記レシーバからの出力を前記シリアルデータ入力端子から入力し、セット値を前記ｎ分周ディジタルＰＬＬ回路へ前記シリアルデータ出力端子から出力し、かつ前記ｎ分周ディジタルＰＬＬ回路に付加されるクロック信号と同じクロック信号を前記データシフトクロック信号入力端子から受けて前記受信データをシリアル／パラレル変換して１段〜（ｍ−１）段の並列信号を後述の波形歪みパターン一致検出回路に前記パラレルデータ出力端子から出力するｍ段シフトレジスタと、
前記受信データの予め想定される誤りのパターンを表現した波形歪みパターンを複数個内蔵しており、この波形歪みパターンと前記ｍ段シフトレジスタから入力された前記並列信号との一致を検出し、一致が検出されたときに一致を検出したことを示す一致検出パルス信号を前記ｍ段シフトレジスタの前記パラレル／シリアルシフト切替制御入力端子に出力すると共に波形歪み補正を要求する補正要求パルス信号を後述の波形歪み補正パターン発生回路に出力する波形歪みパターン一致検出回路と、
前記補正要求パルス信号の入力により、前記波形歪みパターンに対応する予め設定された補正用の正常パターンを選択してプリセット値として前記ｍ段シフトレジスタに前記パラレルデータ入力端子へ出力する波形歪み補正パターン発生回路とを備えたことを特徴としている。
上記の構成を取ることにより、本発明のディジタル信号受信回路は、許容される受信信号波形歪みの規定値以上に受信波形歪みが発生した場合であっても、波形歪み補正機能により波形歪みを許容値内に補正するため、低分周比のディジタルＰＬＬ回路を用いても正常な受信動作ができる。
【０００５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態に係るディジタル信号受信回路の機能ブロックを示す図である。図１において、レシーバ１は、伝送路からの受信データ１０１を識別する。ドライバー３は、伝送路に送信データ１０３を出力する。ｍ段シフトレジスタ９は、パラレル／シリアルシフト切替制御入力Ｐ／Ｓ、データシフトクロック信号入力ＣＫ、パラレルデータ入力Ｄｌ〜Ｄｍ、シリアルデータ入力Ｄ、シリアルデータ出力Ｑｌ〜Ｑｍの機能を持つ。ディジタルＰＬＬ回路５は、入力データからｎ分周の受信クロック信号の抽出をする。シリアル送受信制御回路７は、該抽出結果を入力し、データの送受信を制御する。波形歪みパターン一致検出回路１１は、ｍ段シフトレジスタ出力Ｑｌ〜Ｑｍ−１を入力して、予め決められた波形歪みパターンとの一致が検出された時には該一致を検出したことを示す一致検出パルス信号１５を出力すると共に、波形歪み補正を要求する補正要求パルス信号１７を出力する。波形歪み補正パターン発生回路１３は、波形歪みパターン一致検出回路からの波形歪み補正を要求する補正要求パルス信号１７を入力し、予め設定された正常パターンを選択してプリセット値１９として出力する。図２は、本発明の実施の形態に係るディジタル信号受信回路の動作タイミングを示すタイムチャートである。以下、図２を参照しながら、本発明の実施の形態に係るディジタル信号受信回路の動作タイミングを説明する。ここでは波形歪み検出パターンは１ビットとする。ディジタルＰＬＬ回路５の分周比ｎをｎ＝８に設定するとｍ＝ｎ＋１＝９となる。予め想定される補正の対象となる１ビットの波形歪みパターンと、それに対応する補正パターンとを決定しておく。本実施の形態では、一応、下記の２例のパターン対を決定する。
下記の左側の波形歪みパターンをそれぞれ右側の補正パターンすなわち正常値に補正するものとする。
波形歪みパターン１：１００００００１＝＞補正パターン１：０００００００１波形歪みパターン２：０１１１１１１０＝＞補正パターン２：１１１１１１１０波形歪みパターン一致検出回路１１には、上記の波形歪みパターン１、２をそれぞれ設定しておく。これにより、波形歪みパターン一致検出回路１１は、波形歪みパターン１のパターンと一致した時、一致検出パルス信号１５と上記補正パターン１の補正を要求する補正要求パルス信号１７を出力する。次に、波形歪みパターン一致検出回路１３は、上記補正を要求する補正要求パルス信号１７を入力した時点で、上記補正パターン１をプリセット値１９として出力する。
なお、図２のタイムチャートでは、受信データすなわちレシーバ出力が、波形歪みパターン２のパターンと一致した時を示す。この場合も、波形歪みパターン一致検出回路１１は、上記と同様に一致検出パルス信号１５と上記補正パターン２の補正を要求する補正要求パルス信号１７を出力する。波形歪みパターン一致検出回路１３は、上記補正を要求する補正要求パルス信号１７を入力した時点で、上記補正パターン２をプリセット値１９としてｎ分周ディジタルＰＬＬ回路５に対して出力する。
上記の仕組みにより、上記補正済のパターンを含む受信データは、プリセット値１９としてｍ段シフトレジスタ９に入力され、該プリセット値１９は、左側から順にシフトレジスタ９の出力Ｑｍを介してｎ分周ディジタルＰＬＬ回路５に向かって出力される。以下、この部分を更に詳細に述べる。
図２における受信データのレシーバ出力は、図５に示すレシーバ出力と同じ波形としている。上記波形歪みパターン２に対して８クロック目のシフトをした時点で一致検出パルス信号１５が発生し、該一致検出パルス信号１５がｍ段シフトレジスタ９のパラレル／シリアルシフト切替制御入力Ｐ／Ｓに入力されると共に、波形歪み補正パターン発生回路１３から補正パターン２が出力されてｍ段シフトレジスタ９の入力Ｄ２〜Ｄ９に入力され、９クロック目でプリセットされる。ただし、入力Ｄ１は次クロックの受信データがプリセットされる。シフトレジスタ９の最終段出力Ｑ９はｎ分周ディジタルＰＬＬ回路５に入力され、受信データＲＤに同期した受信クロック信号ＲＣが発生する。
サンプリングマージンは各ポイントａ，ｂ，ｃ，ｄとも１〜２クロック分確保されている。この例では従来に比べて１クロックの波形歪みが確実に改善されることになる。
【０００６】
【発明の効果】
以上に述べたように、本発明のディジタル信号受信回路は、許容受信信号波形歪みの規定値以上に受信波形歪みが発生しても波形歪み補正機能により波形歪みを許容値内に補正するため、低分周比のディジタルＰＬＬ回路を用いても正常な受信動作ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るディジタル信号受信回路の機能ブロックを示す図である。
【図２】本発明の実施の形態に係るディジタル信号受信回路の動作タイミングを示すタイムチャートである。
【図３】図３は、従来のディジタル信号伝送装置の機能ブロックを示す図である。
【図４】従来のディジタル信号伝送装置において受信波形歪み無しの場合の受信再生の動作タイミングを示す図である。
【図５】従来のディジタル信号伝送装置において受信波形歪み有りの場合の受信再生の動作タイミングを示す図である。
【符号の説明】
１ レシーバ
３ ドライバー
５ ディジタルＰＬＬ回路
７ シリアル送受信制御回路
９ ｍ段シフトレジスタ
１１ 波形歪みパターン一致検出回路
１３ 波形歪み補正パターン発生回路
Claims (1)
- ディジタルベースバンド信号の受信データを伝送路を介して受信するレシーバと、前記レシーバからの前記受信データからｎ分周の受信クロック信号を抽出するｎ分周ディジタルＰＬＬ回路と、を備えて、前記受信データに同期した再生クロック信号を抽出するディジタル信号受信回路であって、
前記レシーバと前記ｎ分周ディジタルＰＬＬ回路との間に設けられるｍ段シフトレジスタであって、パラレル／シリアルシフト切替制御入力端子とデータシフトクロック信号入力端子とパラレルデータ入力端子とシリアルデータ入力端子とパラレルデータ出力端子とシリアルデータ出力端子とを備え、前記レシーバからの出力を前記シリアルデータ入力端子から入力し、セット値を前記ｎ分周ディジタルＰＬＬ回路へ前記シリアルデータ出力端子から出力し、かつ前記ｎ分周ディジタルＰＬＬ回路に付加されるクロック信号と同じクロック信号を前記データシフトクロック信号入力端子から受けて前記受信データをシリアル／パラレル変換して１段〜（ｍ−１）段の並列信号を後述の波形歪みパターン一致検出回路に前記パラレルデータ出力端子から出力するｍ段シフトレジスタと、
前記受信データの予め想定される誤りのパターンを表現した波形歪みパターンを複数個内蔵しており、この波形歪みパターンと前記ｍ段シフトレジスタから入力された前記並列信号との一致を検出し、一致が検出されたときに一致を検出したことを示す一致検出パルス信号を前記ｍ段シフトレジスタの前記パラレル／シリアルシフト切替制御入力端子に出力すると共に波形歪み補正を要求する補正要求パルス信号を後述の波形歪み補正パターン発生回路に出力する波形歪みパターン一致検出回路と、
前記補正要求パルス信号の入力により、前記波形歪みパターンに対応する予め設定された補正用の正常パターンを選択してプリセット値として前記ｍ段シフトレジスタの前記パラレルデータ入力端子へ出力する波形歪み補正パターン発生回路とを備えたことを特徴とするディジタル信号受信回路。
Priority Applications (1)
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| JP04391898A JP3838301B2 (ja) | 1998-02-25 | 1998-02-25 | ディジタル信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP04391898A JP3838301B2 (ja) | 1998-02-25 | 1998-02-25 | ディジタル信号受信回路 |
Publications (2)
| Publication Number | Publication Date |
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| JPH11243386A JPH11243386A (ja) | 1999-09-07 |
| JP3838301B2 true JP3838301B2 (ja) | 2006-10-25 |
Family
ID=12677106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04391898A Expired - Fee Related JP3838301B2 (ja) | 1998-02-25 | 1998-02-25 | ディジタル信号受信回路 |
Country Status (1)
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|---|---|
| JP (1) | JP3838301B2 (ja) |
-
1998
- 1998-02-25 JP JP04391898A patent/JP3838301B2/ja not_active Expired - Fee Related
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| JPH11243386A (ja) | 1999-09-07 |
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