JP3110394B2

JP3110394B2 - Ｆｍ多重デコーダ

Info

Publication number: JP3110394B2
Application number: JP10260327A
Authority: JP
Inventors: 賢治山口
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1998-09-14
Filing date: 1998-09-14
Publication date: 2000-11-20
Anticipated expiration: 2018-09-14
Also published as: JP2000092015A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＭ多重デコーダ
に関し、更に詳しくは、ビット同期ずれ検出及びビット
同期ずれ補正装置を有するＦＭ多重デコーダに関する。

【０００２】

【従来の技術】図１５は、車載装置等に使用される従来
のＦＭ多重デコーダのブロック図である。同図のＦＭ多
重デコーダは、デジタルフィルタ部１１、同期処理部１
２Ａ、エラー訂正部１３、及び、フレームバッファ１４
を有する。デジタルフィルタ部１１では、図１６に示す
ように、コンポジット信号をＡ／Ｄ変換器２０に入力し
てＡ／Ｄ変換を行い、そのデジタル出力に対して２次の
ΔΣフィルタ２１、デシメーションフィルタ２２、バン
ドパスフィルタ２３、遅延検波２４、及び、ローパスフ
ィルタ２５の各種フィルタを介して信号処理を行い、１
ビット幅でデータ周期が１６ＫＨｚ（６２．５μｓ）の
再生デジタルデータを出力する。

【０００３】一般に、ＦＭ多重の受信データは、図１７
に示すように、１ブロックが、１６ビットのＢＩＣデー
タ、１７６ビットの情報データ、１４ビットのＣＲＣデ
ータ、及び、８２ビットのパリティデータから成る２８
８ビットのデータから構成される。このように、各デー
タブロックは、その先頭にＢＩＣと呼ばれる１６ビット
のブロック識別データを持っており、ＢＩＣには、ＢＩ
Ｃ１〜ＢＩＣ４の４種類のビットパターンがある。２７
２ブロックのデータが１フレームを構成する。

【０００４】図１８は、国内フレームフォーマットによ
る受信データの１フレームの構成を示している。各情報
ビットはパケットと呼ばれ、ＢＩＣ１〜３には送信情報
であるパケットデータ、ＣＲＣデータ、及び、パリティ
データが後続し、ＢＩＣ４にはパケットデータ、ＣＲＣ
データ及びパリティデータを含むパリティパケットが後
続する。ここで、１フレームの最初の１３ブロックには
ＢＩＣ１のみが付属し、以下、これに後続する１２３ブ
ロックには順次にＢＩＣ３、ＢＩＣ３及びＢＩＣ４が繰
り返し付属し、更に後続する１３ブロックにはＢＩＣ２
のみが付属し、最後の１２３ブロックには、順次にＢＩ
Ｃ３、ＢＩＣ３及びＢＩＣ４が繰り返し付属する。

【０００５】各ＢＩＣのビットパターンは、伝送順に以
下のビット構成を有する。ＢＩＣ１：０００１００１１０１０１１１１０、ＢＩＣ２：０１１１０１００１０１００１１０、ＢＩＣ３：１０１００１１１１００１０００１、ＢＩＣ４：１１００１００００１１１０１０１。

【０００６】図１５に示す同期処理部１２Ａでは、デジ
タルフィルタ部１１から出力される１６ＫＨｚ（６２．
５μｓ）周期のデジタルデータのエッジ検出を行い、１
６ＫＨｚ周期のサンプリングクロックを生成してデータ
を取り込みながらＢＩＣデータを検出することで、ブロ
ックの先頭を認識している。また、１ブロックのビット
数をカウントして、２８８ビット毎にＢＩＣデータを検
出することでブロック同期の認識を行い、更に、ＢＩＣ
１〜ＢＩＣ４の変化を検出することで、フレームの先頭
を認識し、フレーム同期処理をおこなう。

【０００７】エラー訂正部１３では、同期処理後の、Ｂ
ＩＣを除く１ブロックのデータである２７２ビットのデ
ータを単位として横方向の１回目のエラー訂正を行い、
フレームバッファと呼ばれるメモリに１フレームのデー
タを溜める。次いで、この１フレームのデータに対し、
２７２ビット単位に縦方向のエラー訂正と、２７２ビッ
ト単位に横方向の２回目のエラー訂正とを行う。これに
よって、受信データの信頼性を向上している。

【０００８】上記のように、ＦＭ多重デコーダにおいて
ＢＩＣの検出は、同期処理およびエラー訂正に必要不可
欠である。特に、ＢＩＣは、送信側のデータ周期１６Ｋ
Ｈｚに対して、受信側がより正確なビット単位のサンプ
リングクロックを作ることについて重要な要素となって
いる。

【０００９】上記従来のＦＭ多重デコーダでは、１６ｋ
Ｈｚ周期の再生データのエッジ検出に基づいて、１６Ｋ
Ｈｚのパルスの中央にサンプリングクロックを生成する
ことで、データのエッジに追従しながら送信側の１６Ｋ
Ｈｚクロックと受信側のＦＭ多重デコーダの作る１６Ｋ
Ｈｚクロックとの周期誤差を調整して、データを取り込
んでいる。

【００１０】

【発明が解決しようとする課題】ところで、ＦＭ多重デ
コーダ、特に、移動体、例えば車載で使用されるＦＭ多
重デコーダは、移動しながら電波を受信するので、山や
建物の反射波により或いはトンネル内の通過などにより
電波の電界強度の変動を受けることから、安定した周期
でデータを受信することが不可能になる。ここで、受信
データに含まれるデータ誤りに対しては、ＢＩＣの誤り
許容ビット数（最大３ビット）の設定やエラー訂正能力
でカバーしているが、電波の乱れなどによる周期ずれや
周期誤差から発生する受信データのビット同期ずれに対
しては、同期処理部１２Ａでの同期はずれの認識及び再
同期処理による対応以外の方法はない。

【００１１】受信したデータに周期誤差が含まれると、
デジタルフィルタ部１１から出力される１６ｋＨｚ周期
のデータは、正確に１６ｋＨｚ（６２．５μｓ）単位の
データではなく、デューティ比にばらつきを持ったデー
タとなる。ＦＭ多重デコーダの同期処理では、データの
エッジ検出からビット単位の同期をとるので、図１９に
示すように、例えば０が連続することでエッジのないデ
ータが連続すると、再生データとサンプリングクロック
との同期ずれが生じ易く、これによってビット同期ずれ
が発生する。図示の例では、エッジ検出によるデータサ
ンプリングでデータを１つ多く取り込んでしまう。

【００１２】図２０に示すように、ビット同期ずれが発
生すると、２８８ビット毎に検出されるＢＩＣの位置が
ずれ、情報データ部やＣＲＣデータ、パリティデータま
でもがずれることとなる。この場合、１フレームに含ま
れる誤りビット数が許容誤りビット数（３）より多いた
め、縦訂正では訂正処理が不可能となり、ビット同期ず
れが発生したブロック以降の１フレームのブロックデー
タの全てが壊れてしまう。つまり、再同期処理が行われ
るまでに受信したフレームバッファ内のデータは、その
全てがエラー訂正不可能となり、廃棄されることにな
る。

【００１３】本発明は、上記に鑑み、受信データのビッ
ト同期ずれ発生によるブロックデータの破壊を防止し、
フレームデータ内のビットの連続性を保つことが容易な
ＦＭ多重デコーダを提供することを目的とする。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明のＦＭ多重デコーダは、所定のビット数を有
するブロック識別符号（ＢＩＣ）が夫々付された複数の
ブロックデータを含む再生データから前記ＢＩＣを検出
する同期処理部を備えるＦＭ多重デコーダにおいて、前
記同期処理部が、本来ＢＩＣが存在する位置のビット及
び該位置の前後ｎ個のビットを含む所定のデータ区分か
ら特定のＢＩＣを検出するＢＩＣ検出部と、前記ＢＩＣ
検出部で検出されたＢＩＣの位置に基づいてビット同期
ずれを補正する同期ずれ補正部とを備えることを特徴と
する。

【００１５】本発明のＦＭ多重デコーダによると、ＢＩ
Ｃ検出部でビット同期ずれを検出し、これに基づいて同
期ずれ補正部がビット同期ずれを補正することで、ビッ
ト同期ずれが素早く補正できるので、従来とは異なり、
ビット同期ずれが発生した以降の１ブロックのデータ全
てを廃棄することがなく、効率的なデータ転送が可能と
なる。

【００１６】ここで、本発明のＦＭ多重デコーダの好ま
しい実施形態では、前記ＢＩＣ検出部が、前記所定のデ
ータ区分から抽出された、前記所定のビット数を含み連
続するビットから成る２ｎ＋１個の組合せデータと各Ｂ
ＩＣデータとをビット毎に比較する比較手段を備えると
共に、該比較手段による各組合せデータとＢＩＣデータ
の各ビット毎の一致又は不一致を夫々カウントする２ｎ
＋１個のカウンタを各ＢＩＣ毎に備える。本構成による
と、ＢＩＣ検出部の構成が簡素である。

【００１７】また、前記ＢＩＣ検出部が、前記各カウン
タの出力に基づいて複数のＢＩＣを検出した際に多数決
論理で前記特定のＢＩＣを選択する多数決論理回路を有
することも本発明の好ましい態様である。この場合、Ｂ
ＩＣ検出の精度が向上する。

【００１８】更に、前記多数決論理回路が特定のＢＩＣ
を決定できないときには、前記ＢＩＣ検出手段はＢＩＣ
を検出しない旨を出力すること、或いは、前記比較手段
による比較結果が全てのＢＩＣデータについて誤りビッ
ト許容数を越えたときには、前記ＢＩＣ検出部はＢＩＣ
を検出しない旨を出力することも本発明の好ましい態様
である。この場合、低い精度によるＢＩＣ検出を防止で
きる。

【００１９】同期ずれ補正部は、ビット同期ずれを検出
すると、該ビット同期ずれが検出されたブロックの次の
ブロックのＢＩＣのタイミングで前記補正を行うことが
好ましい。この場合、ビット同期ずれが発生したブロッ
クデータについてはエラー訂正によって訂正できるの
で、１フレームのデータの連続性が確保できる。

【００２０】本発明の一実施形態例のＦＭ多重デコーダ
では、まず、ＢＩＣの検出時に、２８８ビット毎の本来
ＢＩＣがあるべき位置のビット及びその前後のｎビット
をチェックすることで、ビット同期ずれを検出する。次
いで、コンパレートカウンタによって、２ｎ＋１個の組
み合わせをもつ１６ビットデータからＢＩＣを検出す
る。多数決回路によって、２ｎ＋１個の組み合わせの中
に２つ以上のＢＩＣを検出した場合には、ＢＩＣの誤り
許容ビット数（３）以内でビット誤りの少ない方を真の
ＢＩＣと判断する。次いで、ＢＩＣを検出した位置が本
来ＢＩＣのあるべき位置より何ビットずれているかを認
識して、ＰＮスクランブル解除部およびエラー訂正部へ
受け渡すブロックデータの先頭を決定する。つまり、ビ
ット同期ずれが発生した次のブロックからビット同期ず
れが修正できる。この様子を図２１に示した。

【００２１】図２１に示すように、ビット同期ずれが発
生した次のブロックからそのずれを補正することで、ビ
ット同期ずれ発生ブロックのデータ誤りだけが残り、ビ
ット同期ずれ発生ブロック以降のブロックのデータは正
常に取り込むことが出来る。このため、１フレームの縦
訂正処理によってデータの訂正が可能である。つまり、
ビット同期ずれが発生してもエラー訂正で救済可能な連
続性のあるフレームデータが得られる。

【００２２】

【発明の実施の形態】図面を参照して本発明の実施形態
例に基づいて本発明を更に詳細に説明する。図１は、本
発明の一実施形態例のＦＭ多重デコーダのブロック図で
ある。ＦＭ多重デコーダは、デジタルフィルタ部１１、
同期処理部１２、エラー訂正部１３、及び、フレームバ
ッファ１４を有する。このブロック構成自体、並びに、
デジタルフィルタ部１１、エラー訂正部１３、及び、フ
レームバッファ１４の内部構成は従来のＦＭ多重デコー
ダと同様である。

【００２３】本実施形態例のＦＭ多重デコーダにおける
同期処理部１２は、図２に示すように、ビット同期処理
部２６、ＢＩＣ検出部２７、ブロック同期フレーム同期
処理部２８、ＰＮスクランブル解除部２９、受信バッフ
ァ３０、及び、同期出力部３１から構成される。本発明
のＦＭ多重デコーダは、特に、ビット同期処理部２６及
びＢＩＣ検出部２７にその特徴を有する。なお、同期出
力部３１は、ブロック同期フレーム同期処理部２８から
出力許可を受けることによって受信データをエラー訂正
部に出力する。

【００２４】ビット同期処理部２６は、図３に示すよう
に、エッヂ検出回路３２、基本クロック分周回路３３、
１６ｋＨｚサンプリングクロック生成回路３４、及び、
ＢＩＣ検出用レジスタ３５を有する。エッジ検出回路３
２は、１６ｋＨｚの再生データを基本クロックでサンプ
リングしてデータのエッジを検出し、基本クロックで切
り直したデータのエッジ検出のたびにワンショットパル
スを成すエッジ検出信号を出力する。クロック分周回路
３３は、基本クロックを分周して、１６ｋＨｚのクロッ
クを作るためのもとになる分周クロックを出力する。１
６ｋＨｚサンプリングクロック生成回路３４は、エッジ
検出回路３２から出力されるワンショットパルスのエッ
ジ検出信号でリセットをかけ、常にデータのエッジから
一定の位置に１６ＫＨｚ周期の再生クロックを出力す
る。ＢＩＣ検出用シフトレジスタ３５は、エッジ検出回
路３２から出力される、基本クロックで切り直したデー
タを１６ｋＨｚの再生クロックで取り込む。レジスタ５
３は、ＢＩＣ検出用のデータをビットずれ幅ｎを含んで
スタックするため、１６＋ｎの個数からなる。

【００２５】図４は、エッジ検出回路３２の例を示して
いる。エッジ検出回路３２は、フリップフロップＦＦ１
（３６）〜ＦＦ３（３８）、ＡＮＤ回路３９、４０及び
ＯＲ回路４１から構成される。図５に示すように、再生
データが入力するとＦＦ１（３６）は、基本クロックの
立ち上がりに同期して再生データを取り込み、これをビ
ット同期再生データとして出力し、ＦＦ２（３７）は、
ＦＦ１の出力を基本クロックの同じクロックの立ち下が
りで取り込む。ＦＦ３（３８）は、ＦＦ２（３７）の出
力を基本クロックの次のクロックの立ち上がりで取り込
む。ＡＮＤ回路３９には、ビット同期データ及びＦＦ３
（３８）の反転出力が入力され、ＡＮＤ回路４０にはビ
ット同期データの反転信号及びＦＦ３（３８）の出力が
入力され、双方のＡＮＤ回路３９、４０の出力はＯＲ回
路４１に入力される。ＯＲ回路４１の出力は、ビット同
期データの立ち上がり及び立ち下がりに夫々同期したパ
ルスを有するワンショットパルス信号である。つまり、
エッヂ検出回路３２は、１６ｋＨｚ再生データの立ち上
がりまたは立ち下がりのエッジを基本クロックでサンプ
リングして、そのエッジ検出毎にワンショットパルスを
出力し、同時に、再生データを基本クロックで切り直し
たビット同期データを出力する。

【００２６】基本クロック分周回路３３は、基本クロッ
クを分周して１６ｋＨｚを作る元になる周波数の分周ク
ロックを生成し出力する。例としては、基本クロックが
９．７２８ＭＨｚの場合には、３０４ＫＨｚまでこの基
本クロックを分周し、後続する１６ＫＨｚサンプリング
クロック生成回路３４で更に１９分周して、１６ｋＨｚ
のクロックとする。

【００２７】１６ｋＨｚサンプリングクロック生成回路
３４は、図６に示すように、ｎ段のシフトレジスタＦＦ
１〜ＦＦｎ（４２、４３、…）で構成され、基本クロッ
ク分周回路３３から出力されるクロックの周波数をｎ分
周して、１６ｋＨｚのサンプリングクロックを生成す
る。この１６ｋＨｚサンプリングクロック生成回路３４
では、エッジ検出回路３２から出力されるワンショット
パルスでリセットをかけ、再生データのエッジに追従し
たサンプリングクロック（再生クロック）を生成する。
また、再生データに連続してエッジがない場合にも、図
７に示すように、１６ｋＨｚ周期でサンプリングクロッ
クを出力する。シフトレジスタｎ段の中で最初の１段だ
けがリセット付きのフリップフロップＦＦ１になってお
り、基本クロック分周回路３３から出力される分周クロ
ックの１周期分のパルス幅（Ｈレベル）をもった１６ｋ
Ｈｚのサンプリングクロックを生成する。またシフトレ
ジスタｎ段の真ん中のフリップフロップＦＦ_n/2から１
６ｋＨｚ再生クロックとしてサンプリングクロックを出
力するので、図８に示すように、常に１６ｋＨｚで送ら
れてくる再生データの中央にサンプリングポイントが設
定される。このサンプリングクロック生成回路３４は、
カウンタで構成することも可能であり、この場合には、
入力クロックのｎ回カウント毎に1クロックを生成して
ｎ分周する。

【００２８】ＢＩＣ検出用シフトレジスタ３５は、図９
に示すように、エッジ検出回路３２から出力される、基
本クロックで切り直したビット再生データを、１６ｋＨ
ｚサンプリングクロック生成回路３４から出力される再
生クロックで取り込み、１６＋２ｎビット幅のデータを
ＢＩＣ検出部２１（図２）へ受け渡す。

【００２９】ＢＩＣ検出部２７は、図１０に示すよう
に、コンパレート・エラーカウンタ４６と、ビット管理
カウンタ４７と、多数決回路４８と、ビットずれ補正用
のセレクタ４９とを有する。コンパレート・エラーカウ
ンタは、ＢＩＣ１〜ＢＩＣ４のビットパターンと、ＢＩ
Ｃ検出用の１６＋２ｎビットデータとを１６ビット単位
に１ビットづつ比較して、不一致の数を基本クロックに
同期してカウントし、不一致の数を出力する。このエラ
ーカウンタ４６の個数は、ビットずれ幅に対応して設け
られる。ビット管理カウンタ４７は、０〜２８７までを
１６ＫＨｚの再生クロックでカウントし、ブロック同期
またはフレーム同期前の最初のＢＩＣ検出時にリセット
を解除することで、１ブロックのビット数を数え始め、
カウント値が０の時（２８８ビット周期）にＢＩＣ検出
期間信号を出力する。

【００３０】多数決回路４８は、ＢＩＣ検出期間にコン
パレート・エラーカウンタ４６の出力する不一致数の中
から、ＢＩＣ誤りビット許容数の設定値以下の誤り数で
あることを前提として、ＢＩＣ１〜ＢＩＣ４の何れに合
致しているかを検出判定し、或いは、未検出の判定を行
い、ＢＩＣ検出情報として出力する。同時に、２ｎ＋１
個のカウント値から誤り数の最小のものを選択し、本来
ＢＩＣのあるべき位置から何ビットずれているかを検出
し、ビットずれ検出値を出力する。ビットずれ補正用の
セレクタ４９は、ビットずれ検出値に基づいて、１６＋
２ｎビットのデータから、ＰＮスクランブル解除部２９
（図２）へ受け渡すデータの出力ビットを選択する。

【００３１】コンパレート・エラーカウンタ４６は、図
１１に示すように、コンパレータ５１、各ＢＩＣ毎に２
ｎ＋１個が配設される５ビットカウンタ５２、及び、コ
ンパレートタイミングカウンタ５３から成り、ＢＩＣ１
〜ＢＩＣ４の各ビットパターンと、ＢＩＣ検出用シフト
レジスタ３５から出力される１６＋２ｎビットデータと
をコンパレータ５１で夫々比較して、その不一致数を
（２ｎ＋１）×４個のエラーカウンタ５２でカウント
し、比較結果を多数決回路４８へ出力する。１６＋２ｎ
ビットのデータには２ｎ＋１の組み合わせで連続した１
６ビットのデータが存在し、それぞれについてＢＩＣ１
〜ＢＩＣ４の４種類のビットパターンと比較する。コン
パレートタイミングカウンタ５３は、基本クロックの立
ち上がりに同期してタイミングパルスを発生し、コンパ
レータ５１の比較タイミングを制御する。図１２に示す
ように、コンパレートタイミングカウンタ５３のタイミ
ングパルス１〜１６の間の不一致数を、基本クロックの
立ち下がり同期でエラーカウンタ５２がカウントする。
コンパレートタイミングカウンタ５３は、ＢＩＣ検出期
間のみ動作し、ＢＩＣ検出期間以外はリセット状態とな
る。

【００３２】図１０のビット管理カウンタ４７は、１６
ＫＨｚサンプリングクロック生成回路３４から出力され
る１６ＫＨｚ再生クロックの立ち上がり同期で０〜２８
７までをカウントするカウンタで、そのビット数は再生
データの１ブロック分のビット数２８８に対応してい
る。ビット管理カウンタ４７は、ブロック同期やフレー
ム同期がとれる前の最初のＢＩＣ検出時にリセットを解
除してカウント動作を開始する。つまり、ビット管理カ
ウンタ４７が０である期間がＢＩＣ検出期間となり、コ
ンパレート・エラーカウンタ４６や多数決回路４８の動
作許可期間を制御している。

【００３３】多数決回路４８は、図１３に示すように、
コンパレート・エラーカウンタ４６から出力される５ビ
ットのＢＩＣビットパターン比較結果（０〜１６）から
最小の誤り数を選択し、且つ、その誤り数がＢＩＣ誤り
許容数以下であった場合に、そのＢＩＣビットパターン
がＢＩＣ１〜ＢＩＣ４の何れであるかの判定を行い、Ｂ
ＩＣ検出情報としてＢＩＣの値を出力する。多数決回路
４８の出力は、２８８ビットごとのＢＩＣ検出情報とし
てブロック同期・フレーム同期の管理に使用される。更
に、選択した誤り数のビットパターンの位置が、本来Ｂ
ＩＣのあるべき位置より何ビットずれているかによっ
て、ビットずれ検出値を出力する。多数決回路４８は、
ビットずれ発生により複数のＢＩＣを検出した場合で
も、誤り数の少ない方を選択するため、より正確なＢＩ
Ｃ検出およびビット検出が可能である。全てのＢＩＣビ
ットパターン比較結果で得られた誤り数が、ＢＩＣ誤り
ビット許容数を超えた場合や、ＢＩＣビットパターン比
較結果に同数のものが複数あった場合には、ＢＩＣ未検
出とみなしビットずれ検出値も更新しない。つまり、比
較結果を示すカウント値が０、１、２、３であるものを
この順に優先的に選択し、全てのカウント値が４以上の
場合にはＢＩＣを未検出とする。この場合、ビットずれ
検出値も０とする。

【００３４】出力ビット選択用セレクタ４９は、図１４
に示すように、多数決回路４８から出力されるビットず
れ検出値が前方ｍビットである旨を受けて、１６＋２ｎ
ビットデータ中の、本来ＢＩＣがあるべき位置である０
から１５ビット（１６ビット）の内の１５ビット目の出
力を、正しいブロックデータの先頭である１５−ｍビッ
ト目に変更して、ＰＮスクランブル解除部２９へ出力す
る。

【００３５】上記本実施形態例のＦＭ多重デコーダの構
成によると、以下の利点が生まれる。（１）フレームデータ内のビットの連続性を保つこと
で、ビット同期ずれ発生から再同期処理までのフレーム
データを救済可能にする。（２）多数決回路４８でＢＩＣビットパターン比較結果
の最小を選択することで、ＢＩＣ検出の精度を向上して
安定した同期処理を可能にする。（３）送信側の１６ＫＨｚと受信側の１６ＫＨｚの周期
誤差の問題を解決できる。

【００３６】なお、上記実施形態例の構成に代えて、図
１０のビット管理カウンタ４７をプリセットカウンタに
変更し、多数決回路４８から出力されるビットずれ検出
値により正常な受信ビット数をビット管理カウンタ４７
にセットすることが出来る。この場合、ビットの連続性
を補正することによって、出力ビット選択用セレクタ４
９を削除することも可能である。ＢＩCの誤りビット数
が０の時だけ（つまり、確実なＢＩＣ検出とビットずれ
検出の時だけ）ビット管理カウンタ４７の値を修正する
ことで、より確実なビットずれ補正を行うことが可能に
なる。

【００３７】以上、本発明をその好適な実施形態例に基
づいて本発明を詳細に説明したが、本発明は、上記実施
形態例の構成にのみ限定されるものではなく、上記実施
形態例の構成から種々の修正及び変更を施したものも本
発明の範囲に含まれる。

【００３８】

【発明の効果】以上説明したように、本発明のＦＭ多重
デコーダによると、発生したビット同期ずれを容易に補
正することができ、ビット誤りが発生するデータ数が少
ないため、エラー訂正機能によってこのビット誤りが訂
正できるので、信頼性が高く且つ連続性を有するデータ
が得られる。

【図面の簡単な説明】

【図１】本発明の一実施形態例のＦＭ多重デコーダの構
成を示すブロック図。

【図２】図１のＦＭ多重デコーダにおける同期処理部の
ブロック図。

【図３】図２の同期処理部におけるビット同期処理部の
ブロック図。

【図４】図３のビット同期処理部におけるエッヂ検出回
路のブロック図。

【図５】図４のエッヂ検出回路のタイミングチャート。

【図６】図３のビット同期処理部における１６ｋＨｚサ
ンプリングクロック生成回路のブロック図。

【図７】図６のサンプリングクロック生成回路のタイミ
ングチャート。

【図８】図６のサンプリングクロック生成回路の出力再
生クロックと再生データのタイミングチャート。

【図９】図３のビット同期処理部におけるＢＩＣ検出用
シフトレジスタのブロック図。

【図１０】図２の同期処理部におけるＢＩＣ検出部のブ
ロック図。

【図１１】図１０のＢＩＣ検出部におけるコンパレート
・エラーカウンタのブロック図。

【図１２】図１１のコンパレート・エラーカウンタのタ
イミングチャート。

【図１３】多数決回路のブロック図。

【図１４】出力ビット選択セレクタの信号を示すブロッ
ク図。

【図１５】従来のＦＭ多重デコーダのブロック図。

【図１６】図１５のＦＭ多重デコーダにおけるデジタル
フィルタ部のブロック図。

【図１７】一般的な受信データの構成を示す表。

【図１８】一般的な受信データの１フレームの構成を示
す表。

【図１９】周期誤差により生ずる受信データのビット同
期ずれを示すタイミングチャート。

【図２０】従来のビット同期ずれにより発生する状態を
示す信号模式図。

【図２１】本発明によって得られるビット同期ずれ補正
による効果を示す信号模式図。

【符号の説明】

１１：デジタルフィルタ部１２：同期処理部１３：エラー訂正部１４：フレームバッファ２０：Ａ／Ｄ変換器２１：２次ΔΣフィルタ２２：デシメーションフィルタ２３：バンドパスフィルタ２４：遅延検波２５：ローパスフィルタ２６：ビット同期処理部２７：ＢＩＣ検出部２８：ブロック同期フレーム同期処理部２９：ＰＮスクランブル解除部３０：受信バッファ３１：同期出力部３２：エッヂ検出回路３３：基本クロック分周回路３４：サンプリングクロック生成回路３５：ＢＩＣ検出用シフトレジスタ３６〜３８：フリップフロップ３９、４０：ＡＮＤ回路４１：ＯＲ回路４２、４４、４５：フリップフロップ４６：コンパレート・エラーカウンタ４７：ビット管理カウンタ４８：多数決回路４９：出力ビット選択用セレクタ５１：コンパレータ５２：ＢＩＣエラーカウンタ５３：コンパレートタイミングカウンタ５４：多数決回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−327687（ＪＰ，Ａ) 特開平７−143113（ＪＰ，Ａ) 特開平３−184439（ＪＰ，Ａ) 特開平10−112142（ＪＰ，Ａ) 特開平10−154974（ＪＰ，Ａ) 特開平２−34056（ＪＰ，Ａ) 特開昭57−9147（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 H04L 1/00 H04L 7/00

Claims

(57)【特許請求の範囲】

【請求項１】所定のビット数を有するブロック識別符
号（ＢＩＣ）が夫々付された複数のブロックデータを含
む再生データから前記ＢＩＣを検出する同期処理部を備
え、前記同期処理部が、本来ＢＩＣが存在する位置のビ
ット及び該位置の前後ｎ個のビットを含む所定のデータ
区分から特定のＢＩＣを検出するＢＩＣ検出部と、前記
ＢＩＣ検出部で検出されたＢＩＣの位置に基づいてビッ
ト同期ずれを補正する同期ずれ補正部とを備えたＦＭ多
重デコーダにおいて、前記ＢＩＣ検出部が、前記所定のデータ区分から抽出さ
れた、前記所定のビット数を含み連続するビットから成
る２ｎ＋１個の組合せデータと各ＢＩＣデータとをビッ
ト毎に比較する比較手段を備えると共に、該比較手段に
よる各組合せデータとＢＩＣデータの各ビット毎の一致
又は不一致を夫々カウントする２ｎ＋１個のカウンタを
各ＢＩＣ毎に備えることを特徴とするＦＭ多重デコー
ダ。
【請求項２】前記ＢＩＣ検出部は、前記各カウンタの
出力に基づいて複数のＢＩＣを検出した際に多数決論理
で前記ＢＩＣを選択する多数決論理回路を有する、請求
項１に記載のＦＭ多重デコーダ。
【請求項３】前記多数決論理回路が特定のＢＩＣを決
定できないときには、前記ＢＩＣ検出手段はＢＩＣを検
出しない旨を出力する、請求項２に記載のＦＭ多重デコ
ーダ。
【請求項４】前記比較手段による比較結果が全てのＢ
ＩＣデータについて誤りビット許容数を越えたときに
は、前記ＢＩＣ検出部はＢＩＣを検出しない旨を出力す
る、請求項１〜３の何れかに記載のＦＭ多重デコーダ。
【請求項５】前記同期ずれ補正部は、ビット同期ずれ
を検出すると、該ビット同期ずれが検出されたブロック
の次のブロックのＢＩＣのタイミングで前記補正を行
う、請求項１〜４の何れかに記載のＦＭ多重デコーダ。