JP3668617B2 - デジタルオーディオインターフェース信号復調回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルオーディオ機器間でデータの伝送に使用されるデジタルオーディオインターフェース信号を受信し、デジタルオーディオ信号を復調するデジタルオーディオインターフェース信号復調回路に関するものである。
【０００２】
【従来の技術】
コンパクトディスク（ＣＤ）、デジタルオーディオテープレコーダ（ＤＡＴ）、ミニディスク（ＭＤ）などのデジタルオーディオ機器間でデジタルデータの伝送を行う規格としてＩＥＣ-９５８「デジタルオーディオインターフェース」がある。この規格の概要について以下に説明する。
【０００３】
図９はデジタルオーディオインターフェース規格の概要を示すタイミング図である。図はこの規格のサブフレームと呼ばれるデータの単位の構成を示している。各サブフレームは３２ビットから構成され、その内容は４ビットのプリアンブル、４ビットの予備ビット、２０ビットのオーディオサンプル情報、４ビットの付加情報からなる。付加情報はバリディティフラグＶ、ユーザーズビットＵ、チャネルステータスＣ、パリティＰからなる。
【０００４】
ＣＤやＤＡＴの１サンプルのオーディオデータは左チャンネルと右チャンネルの２チャンネルからなるので、チャネル１とチャネル２のサブフレーム２つが組になって１サンプルを構成し、この２つぶんのサブフレームの周期がちょうどサンプリング周波数分の１に相当する。
【０００５】
プリアンブルは伝送時のサブフレームの同期を示すためのもので、ユニークなパターンとするために３Ｔを先頭に含む変調を行い、Ｂ，Ｍ，Ｗの３種類のパターンを用いて、それぞれ付加情報の同期のための１９２サンプルのブロックの先頭とチャネル１とチャネル２とを示している。
【０００６】
オーディオサンプル情報、予備ビットおよび付加情報はバイフェーズマーク変調されており１Ｔと２Ｔのみで構成されている。
【０００７】
この規格に基づく信号を受信する回路として、特開平１−４９１７７や特開平２−７７２０などのデジタルオーディオインターフェース信号復調回路がある。
【０００８】
このような従来のデジタルオーディオインターフェース信号復調回路について以下に説明する。
【０００９】
図１０はデジタルオーディオインターフェース信号を復調する従来の復調回路のブロック図である。以下、図１０にしたがってその動作を説明する。
【００１０】
１０１はプリアンブル検出回路である。デジタルオーディオインターフェース信号ｓ１００１の中の３Ｔ周期信号を検出しプリアンブル検出信号ｓ１００２を出力する。
【００１１】
１０２はＰＬＬ回路である。プリアンブル検出信号ｓ１００２に位相がロックし、周波数が３２倍の同期クロックｓ１００３を出力する。
【００１２】
１０３はバイフェーズ復調回路である。同期クロックｓ１００３を用いてデジタルオーディオインターフェース信号ｓ１００１のバイフェーズ復調を行い、デジタルオーディオ信号ｓ１００４を出力する。
【００１３】
図１１は従来の復調回路の動作タイミング図である。以下、図１１にしたがって動作の詳細を説明する。
【００１４】
プリアンブル検出回路１０１は、デジタルオーディオインターフェース信号ｓ１００１の最小反転間隔より短い周期の基準クロックｓ１０００で２.５Ｔ以上の反転間隔を検出し、プリアンブル検出信号ｓ１００２を出力する。
【００１５】
ＰＬＬ回路１０２はＶＣＯを用いてフェーズロックドループ（ＰＬＬ）を構成し、ＶＣＯの３２分周とプリアンブル検出信号ｓ１００２とを位相比較して３２倍の周波数の同期クロックｓ１００３を出力する。
【００１６】
バイフェーズ復調回路は、同期クロックｓ１００３でデジタルオーディオインターフェース信号を打ち抜いて、直前と異なるなら１、一致するなら０を出力することでデジタルオーディオ信号ｓ１００４を出力する。
【００１７】
以上のように、プリアンブルを検出してアナログＰＬＬを用いてデジタルオーディオインターフェース信号に同期したクロックを生成することでバイフェーズマーク信号の復調を行う。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来のデジタルオーディオ信号復調回路では、同期クロックを生成するためにＰＬＬが必要であり、ＶＣＯやローパスフィルタなどのアナログ回路が含まれる。また、基準クロックとＰＬＬクロックと２つの非同期なクロックが必要となるなどの課題があった。これらは、特にＬＳＩ化時の安定性や信頼性の確保、小型化、テストの容易性などに障害となっていた。
【００１９】
本発明は上記従来の課題を解決するもので、ＰＬＬを使わず、入力されるデジタルオーディオインターフェース信号とは必ずしも同期しない比較的低い周波数の基準クロックで、デジタルオーディオインターフェース信号を復調することのできる回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この目的を達成するために本発明のデジタルオーディオインターフェース信号復調回路は、基準クロックの正負両方のエッジでデジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、このカウント値からテーブル判定によって復調出力を得る構成とすることにより、ＰＬＬを使わずに低い周波数の基準クロックだけで精度の高い復調を行うことができる。
【００２１】
【発明の実施の形態】
本発明のデジタルオーディオインターフェース信号復調回路は、
前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜きさらに基準クロックで打ち抜いた第１の反転打ち抜き信号とを生成し、第１の打ち抜き信号のエッジを検出してエッジ検出信号を出力し、第１の打ち抜き信号と第１の反転打ち抜き信号との排他的論理和をとった後半検出信号を出力するエッジ検出回路と、
前記エッジ検出信号と前記後半検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出し、半クロックカウント値を予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有する。
【００２２】
また、本発明のデジタルオーディオインターフェース信号復調回路は、
前記デジタルオーディオインターフェース信号を入力し、前記基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記第１の打ち抜き信号をさらに前記基準クロックで打ち抜いた第２の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜いてさらに基準クロックで打ち抜いた第１の反転打ち抜き信号と、第１の反転打ち抜き信号をさらに基準クロックで打ち抜いた第２の反転打ち抜き信号とを生成し、第１の打ち抜き信号と第１の反転打ち抜き信号と第２の打ち抜き信号とを加算して第１のキャリー信号を求め、第１の反転打ち抜き信号と第２の打ち抜き信号と第２の反転打ち抜き信号とを加算して第２のキャリー信号を求め、第１のキャリー信号のエッジを検出してエッジ検出信号を出力し、第１のキャリー信号と第２のキャリー信号との排他的論理和をとった後半検出信号を出力するノイズ除去付きエッジ検出回路と、
前記エッジ検出信号と前記後半検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出して求めた半クロックカウント値を予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有する。
【００２３】
また、本発明のデジタルオーディオインターフェース信号復調回路は、
前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周波数より高い周波数でかつ入力信号とは必ずしも同期しない基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜きさらに基準クロックで打ち抜いた第１の反転打ち抜き信号とを生成し、第１の打ち抜き信号のエッジを検出してエッジ検出信号を出力し、第１の打ち抜き信号と第１の反転打ち抜き信号との排他的論理和をとった後半検出信号を出力するエッジ検出回路と、
前記エッジ検出信号を入力し、復調が必要な全てのサンプリング周波数の３Ｔ信号に相当するエッジ検出信号の信号幅を検出し、各々の周期がサンプリング周波数の２倍の周期かどうかによって、サンプリング周波数検出信号を出力する周波数検出回路と、
前記エッジ検出信号と前記後半検出信号と前記サンプリング周波数検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出して求めた半クロックカウント値を前記サンプリング周波数検出信号で示されるサンプリング周波数ごとに予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有する。
【００２４】
また、本発明のデジタルオーディオインターフェース信号復調回路は、
前記デジタルオーディオインターフェース信号を入力し、前記基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記第１の打ち抜き信号をさらに前記基準クロックで打ち抜いた第２の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜いてさらに基準クロックで打ち抜いた第１の反転打ち抜き信号と、第１の反転打ち抜き信号をさらに基準クロックで打ち抜いた第２の反転打ち抜き信号とを生成し、第１の打ち抜き信号と第１の反転打ち抜き信号と第２の打ち抜き信号とを加算して第１のキャリー信号を求め、第１の反転打ち抜き信号と第２の打ち抜き信号と第２の反転打ち抜き信号とを加算して第２のキャリー信号を求め、第１のキャリー信号のエッジを検出してエッジ検出信号を出力し、第１のキャリー信号と第２のキャリー信号との排他的論理和をとった後半検出信号を出力するノイズ除去付きエッジ検出回路と、
前記エッジ検出信号を入力し、復調が必要な全てのサンプリング周波数の３Ｔ信号に相当するエッジ検出信号の信号幅を検出し、各々の周期がサンプリング周波数の２倍の周期かどうかによって、サンプリング周波数検出信号を出力する周波数検出回路と、
前記エッジ検出信号と前記後半検出信号と前記サンプリング周波数検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出して求めた半クロックカウント値を前記サンプリング周波数検出信号で示されるサンプリング周波数ごとに予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有する。
【００２５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の一実施の形態におけるデジタルオーディオインターフェース信号復調回路のブロック図である。以下、図１にしたがってその動作を説明する。
【００２６】
１はエッジ検出回路である。基準クロックｓ１００の正エッジでデジタルオーディオ信号ｓ１０１のエッジを検出したエッジ検出信号ｓ１０２と、基準クロックｓ１００の後半にデジタルオーディオインターフェース信号ｓ１０１のエッジがあったことを示す後半検出信号ｓ１０３を出力する。
【００２７】
２は判定回路である。エッジ検出信号ｓ１０２が入力されるごとに基準クロックｓ１００でエッジ検出信号の間隔をカウントした値を求め、この値を２倍した値に対し、後半検出信号ｓ１０３が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出する。
この半クロックカウント値を予め定めたテーブル、例えば４から９、あるいは１０から１５、あるいは１６から２２と比較することでそれぞれ１Ｔ、２Ｔ、３Ｔを判定し、判定信号ｓ１０４を出力する。
【００２８】
３はプリアンブル検出回路である。１Ｔ、２Ｔ、３Ｔの判定信号ｓ１０４から、３１１３、３３１１、３２１２の３種類のいずれかの判定信号列を検出するとプリアンブル検出信号ｓ１０５を出力する。
【００２９】
４はバイフェーズ復調回路である。プリアンブル検出信号ｓ１０５を基準にして、判定信号から２Ｔが入力されると０を、１Ｔが連続して２回出力されると１を出力することで、デジタルオーディオ信号ｓ１０６を復調し出力する。
【００３０】
基準クロックはｓ１００は、デジタルオーディオインターフェース信号ｓ１０１の最小反転周期（１Ｔ）の半分より高い任意の周波数でよい。例えば１６.９３４４ＭＨｚのようなクロックを使うことができる。
【００３１】
図２はエッジ検出回路１の回路図の一例である。
【００３２】
デジタルオーディオインターフェース信号ｓ１０１を基準クロックｓ１００の正エッジで打ち抜いた信号をｑ１とし、基準クロックｓ１００の負エッジで打ち抜いた信号を正エッジで打ち直した信号をｎｑ１とすると、エッジ検出信号ｓ１０２はｑ１とｑ１を正エッジで打ち抜いた信号との排他的論理和で生成される。また、後半検出信号ｓ１０３はｑ１とｎｑ１との排他的論理和で生成される。
【００３３】
図３はエッジ検出回路１と判定回路２の動作タイミング図である。以下、図３を参照しながら動作の詳細を説明する。
【００３４】
基準クロックｓ１００に対し、デジタルオーディオインターフェース信号ｓ１０１が図のＡ、Ｂ、Ｃ、Ｄ、Ｅのように基準クロックｓ１００の半クロックで数えてそれぞれ６、７、６、７、１２のように入力されたとする。エッジ検出回路１では基準信号ｓ１００の正エッジで打ち抜いた信号と負エッジで打ち抜いて正エッジで打ち抜きなおした信号はそれぞれｑ１とｎｑ１のような波形になる。ｑ１のエッジを検出したエッジ検出信号ｓ１０２は図のようにエッジごとに出力される。ｑ１とｎｑ１の排他的論理和から求めた後半検出信号ｓ１０３は図のＢ、Ｃのように基準クロックの後半に遷移がある場合に出力される。
【００３５】
判定回路２ではｓ１０２のエッジ間隔のカウント値ｃ（ｔ）と後半検出信号ｓ１０３の値ｐ（ｔ）と前回の後半検出信号の値ｐ（ｔ−１）から、半クロックカウント値ｎ（ｔ）は、次式で与えられる。
【００３６】
ｎ（ｔ） ＝ −ｐ（ｔ−１） ＋ ２×ｃ（ｔ） ＋ ｐ（ｔ）
ただし、ｐは１または０。
したがって、Ａの入力に対しては、カウント値が３で後半検出信号ｓ１０３は立っていないためｎ＝６。Ｂの入力に対しては、カウント値が３で後半検出信号ｓ１０３が今回立ったためｎ＝７。Ｃの入力に対しては、カウント値が３で後半検出信号ｓ１０３が両方立っているためｎ＝６。同様に、Ｄはｎ＝７。Ｅはｎ＝１２となる。これらの値は、テーブル判定によりそれぞれ１Ｔ、１Ｔ、１Ｔ、１Ｔ、２Ｔのように判定信号ｓ１０４として出力される。
【００３７】
図４はプリアンブル検出回路３とバイフェーズ復調回路４の動作タイミング図である。以下、図４を参照しながら動作の詳細を説明する。
【００３８】
プリアンブル検出回路３は判定信号ｓ１０４から、３１１３、３３１１、３２１２の３種類のいずれかのプリアンブルのパターンを検出してプリアンブル検出信号ｓ１０５を出力する。プリアンブル検出信号ｓ１０５は、プリアンブルパターンを検出するとＬレベルになり、デジタルオーディオインターフェース信号の２８ビット目を過ぎるとＨレベルにすることで生成する。Ｌ期間がバイフェーズマーク変調された部分になる。
【００３９】
バイフェーズ復調回路４は、プリアンブル検出信号ｓ１０５がＬレベルになった所から、２Ｔなら０を、１Ｔが２連続で１を出力することで復調データを得る。この復調データからオーディオデータを分離してデジタルオーディオ信号ｓ１０６を出力する。
【００４０】
以上のように本発明によれば、基準クロックの正負両方のエッジでデジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、このカウント値からテーブル判定によって復調出力を得る構成とすることにより、ＰＬＬを使わずに低い周波数の基準クロックだけで復調を行うことができる。
（実施の形態２）
図５は本発明の一実施の形態におけるデジタルオーディオインターフェース信号復調回路のブロック図である。以下、図５にしたがってその動作を説明する。
【００４１】
５１はノイズ除去付きエッジ検出回路である。基準クロックｓ１００の正，負，正の３つのエッジでデジタルオーディオ信号ｓ１０１のエッジを検出した信号を多数決判定した信号のエッジを検出するエッジ検出信号ｓ１０２と、基準クロックｓ１００の負，正，負の３つのエッジでデジタルオーディオインターフェース信号ｓ１０１のエッジを検出した信号を多数決判定した信号から、エッジ変化の中心が基準クロックｓ１００の後半であったことを示す後半検出信号ｓ１０３を出力する。
【００４２】
５２は周波数検出回路である。復調が必要な全てのサンプリング周波数、例えば３２ｋＨｚ、４４.１ｋＨｚ、４８ｋＨｚのそれぞれの３Ｔ信号に相当するエッジ検出信号の信号幅を検出し、各々の周期がサンプリング周波数の２倍の周期かどうかによって、３２ｋＨｚか４４.１ｋＨｚか４８ｋＨｚかを検出しサンプリング周波数検出信号ｓ１０７を出力する。
【００４３】
２は判定回路である。エッジ検出信号ｓ１０２が入力されるごとに基準クロックｓ１００でエッジ検出信号の間隔をカウントした値を求め、この値を２倍した値に対し、後半検出信号ｓ１０３が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出する。
この半クロックカウント値を、サンプリング周波数検出信号ｓ１０７の示すサンプリング周波数ごとに予め定めた判定テーブルと比較することでそれぞれ１Ｔ、２Ｔ、３Ｔを判定し、判定信号ｓ１０４を出力する。
【００４４】
３はプリアンブル検出回路である。１Ｔ、２Ｔ、３Ｔの判定信号ｓ１０４から、３１１３、３３１１、３２１２の３種類のいずれかの判定信号列を検出するとプリアンブル検出信号ｓ１０５を出力する。
【００４５】
４はバイフェーズ復調回路である。プリアンブル検出信号ｓ１０５を基準にして、判定信号から２Ｔが入力されると０を、１Ｔが連続して２回出力されると１を出力することで、デジタルオーディオ信号ｓ１０６を復調し出力する。
【００４６】
基準クロックはｓ１００は、デジタルオーディオインターフェース信号ｓ１０１の最小反転周期（１Ｔ）の半分より高い任意の周波数でよい。例えば１６.９３４４ＭＨｚのようなクロックを使うことができる。
【００４７】
図６はノイズ除去付きエッジ検出回路５１の回路図の一例である。
【００４８】
デジタルオーディオインターフェース信号ｓ１０１を基準クロックｓ１００の正エッジで打ち抜いた信号をｑ１とし、これをさらに正エッジで打ち抜いた信号をｑ２とする。また、基準クロックｓ１００の負エッジで打ち抜いた信号を正エッジで打ち直した信号をｎｑ１とし、これをさらに正エッジで打ち抜いた信号をｎｑ２とする。ｑ１とｎｑ１とｑ２とをフルアダーで加算してキャリーｃ１を求め、ｎｑ１とｑ２とｎｑ２とをフルアダーで加算してキャリーｃ２を求める。エッジ検出信号ｓ１０２はｃ１とｃ１を正エッジで打ち抜いた信号との排他的論理和で生成される。また、後半検出信号ｓ１０３はｃ１とｃ２との排他的論理和で生成される。
【００４９】
図７はノイズ除去付きエッジ検出回路５１と判定回路２の動作タイミング図である。以下、図７を参照しながら動作の詳細を説明する。
【００５０】
基準クロックｓ１００に対し、デジタルオーディオインターフェース信号ｓ１０１が図のＡ、Ｂ、Ｃ、Ｄ、Ｅのように入力されたとする。これはＡとＢおよびＣとＤの間のエッジで信号のバタつきがあり、Ｅの中央でヒゲ状のノイズが入っている場合の例である。
【００５１】
ノイズ除去付きエッジ検出回路５１では基準信号ｓ１００の正エッジで打ち抜いた信号と負エッジで打ち抜いて正エッジで打ち抜きなおした信号はそれぞれｑ１とｎｑ１のような波形になる。ｑ１およびｎｑ１をさらに正エッジで打ち抜いた信号はそれぞれｑ２とｎｑ２である。ｑ１とｎｑ１とｑ２とをフルアダーで加算したキャリー出力ｃ１は、３つの信号のどれか２つ以上がＨレベルの時Ｈになる多数決出力となっている。ｎｑ１とｑ２とｎｑ２とをフルアダーで加算したキャリー出力ｃ２も同様である。理解を助けるためにもう少し説明を加えると、ｃ１とｃ２は図７のデジタルオーディオインターフェース信号ｓ１０１を基準クロックｓ１００に対して半クロック遅らせた時のｑ１とｎｑ１と同じ波形になっている。これはノイズ付きエッジ検出回路５１の上述の動作が基準クロックｓ１００の半クロックずつ遅れた３点での平均をとっていることに相当するため、ノイズがないエッジは半クロック遅れたところに平均が来るためである。ｃ１のエッジを検出したエッジ検出信号ｓ１０２は図のようにエッジごとに出力される。ｃ１とｃ２の排他的論理和から求めた後半検出信号ｓ１０３は図のＡ、Ｄ、Ｅのように３点の平均の遷移が基準クロックの後半に来る場合に出力される。
【００５２】
判定回路２ではｓ１０２のエッジ間隔のカウント値ｃ（ｔ）と後半検出信号ｓ１０３の値ｐ（ｔ）と前回の後半検出信号の値ｐ（ｔ−１）から、半クロックカウント値ｎ（ｔ）は、次式で与えられる。
【００５３】
ｎ（ｔ） ＝ −ｐ（ｔ−１） ＋ ２×ｃ（ｔ） ＋ ｐ（ｔ）
ただし、ｐは１または０。
したがって、Ａの入力に対しては、カウント値が３で後半検出信号ｓ１０３は両方立っているためｎ＝６。Ｂの入力に対しては、カウント値が４で後半検出信号ｓ１０３が前回のみ立っていたためｎ＝７。Ｃの入力に対しては、カウント値が３で後半検出信号ｓ１０３が両方立っていないためｎ＝６。同様に、Ｄはｎ＝７。Ｅはｎ＝１２となる。
【００５４】
周波数検出回路５２は、エッジ検出信号ｓ１０２から復調が必要な全てのサンプリング周波数の３Ｔ信号に相当する信号幅を検出する。例えば、３２ｋＨｚ用には１１から１５、４４.１ｋＨｚと４８ｋＨｚ用には８から１０の信号幅を検出する。各々の周期がサンプリング周波数の２倍の周期かどうかによって、３２ｋＨｚか４４.１ｋＨｚか４８ｋＨｚかを検出しサンプリング周波数検出信号ｓ１０７を出力する。なお、３Ｔ信号を検出するのに、判定回路２の半クロックカウント値ｎ（ｔ）を用いる形態としてもよい。
【００５５】
図８は判定回路２の判定テーブルの一例を示す。図７で判定回路２で求めた半クロックカウント値ｎは、周波数検出回路５２から出力されるサンプリング周波数検出信号ｓ１０７にしたがって、図８の３２ｋＨｚから４８ｋＨｚまでのいずれかのテーブルを用いて判定される。例えば４４.１ｋＨｚとすると、判定テーブルによりそれぞれ１Ｔ、１Ｔ、１Ｔ、１Ｔ、２Ｔのように判定され、判定信号ｓ１０４として出力される。
【００５６】
プリアンブル検出回路３とバイフェーズ復調回路４の動作は、実施の形態１と全くおなじである。プリアンブル検出回路３は判定信号ｓ１０４から、３１１３、３３１１、３２１２の３種類のいずれかのプリアンブルのパターンを検出してプリアンブル検出信号ｓ１０５を出力する。プリアンブル検出信号ｓ１０５は、プリアンブルパターンを検出するとＬレベルになり、デジタルオーディオインターフェース信号の２８ビットを過ぎるとＨレベルにすることで生成する。Ｌ期間がバイフェーズマーク変調された部分になる。
【００５７】
バイフェーズ復調回路４は、プリアンブル検出信号ｓ１０５がＬレベルになった所から、２Ｔなら０を、１Ｔが２連続で１を出力することで復調データを得る。この復調データからオーディオデータを分離してデジタルオーディオ信号ｓ１０６を出力する。
【００５８】
以上のように本発明によれば、エッジ検出回路に加算回路を付加することにより、デジタルオーディオインターフェース信号のエッジや信号の途中に多少のノイズがあっても、正しいデジタルオーディオ信号を復調することができる。
【００５９】
また、本発明によれば、エッジ検出信号の３Ｔの周期によって、判定テーブルを切り換えることで、各種のサンプリング周波数のデジタルオーディオインターフェース信号の復調を行うことができる。また、テーブルに幅を持たせたことで、デジタルオーディオ信号の周波数偏差やデューティーずれに対する耐性も有している。
【００６０】
【発明の効果】
以上のように本発明は、基準クロックの正負両方のエッジを使ってデジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、このカウント値からテーブル判定によって復調出力を得る構成とすることにより、ＰＬＬを使わずに低い周波数の基準クロックだけで復調を行うことができる。
【００６１】
ＰＬＬやＬＰＦなどのアナログ回路が不要となることで、回路が小型化でき、動作が安定なデジタルオーディオインターフェース信号復調回路を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるデジタルオーディオインターフェース信号復調回路のブロック図。
【図２】エッジ検出回路１の回路図の一例を示す図。
【図３】エッジ検出回路１と判定回路２の動作タイミング図。
【図４】プリアンブル検出回路３とバイフェーズ復調回路４の動作タイミング図。
【図５】本発明の一実施の形態におけるデジタルオーディオインターフェース信号復調回路のブロック図。
【図６】ノイズ除去付きエッジ検出回路５１の回路図の一例を示す図。
【図７】ノイズ除去付きエッジ検出回路５１と判定回路２の動作タイミング図。
【図８】判定回路２の判定テーブルの一例を示す図。
【図９】デジタルオーディオインターフェース規格の概要を示すタイミング図。
【図１０】デジタルオーディオインターフェース信号を復調する従来の復調回路のブロック図。
【図１１】従来の復調回路の動作タイミング図。
【符号の説明】
１ エッジ検出回路
２ 判定回路
３ プリアンブル検出回路
４ バイフェーズ復調回路
５１ ノイズ除去付きエッジ検出回路
５２ 周波数検出回路
【発明の属する技術分野】
本発明は、デジタルオーディオ機器間でデータの伝送に使用されるデジタルオーディオインターフェース信号を受信し、デジタルオーディオ信号を復調するデジタルオーディオインターフェース信号復調回路に関するものである。
【０００２】
【従来の技術】
コンパクトディスク（ＣＤ）、デジタルオーディオテープレコーダ（ＤＡＴ）、ミニディスク（ＭＤ）などのデジタルオーディオ機器間でデジタルデータの伝送を行う規格としてＩＥＣ-９５８「デジタルオーディオインターフェース」がある。この規格の概要について以下に説明する。
【０００３】
図９はデジタルオーディオインターフェース規格の概要を示すタイミング図である。図はこの規格のサブフレームと呼ばれるデータの単位の構成を示している。各サブフレームは３２ビットから構成され、その内容は４ビットのプリアンブル、４ビットの予備ビット、２０ビットのオーディオサンプル情報、４ビットの付加情報からなる。付加情報はバリディティフラグＶ、ユーザーズビットＵ、チャネルステータスＣ、パリティＰからなる。
【０００４】
ＣＤやＤＡＴの１サンプルのオーディオデータは左チャンネルと右チャンネルの２チャンネルからなるので、チャネル１とチャネル２のサブフレーム２つが組になって１サンプルを構成し、この２つぶんのサブフレームの周期がちょうどサンプリング周波数分の１に相当する。
【０００５】
プリアンブルは伝送時のサブフレームの同期を示すためのもので、ユニークなパターンとするために３Ｔを先頭に含む変調を行い、Ｂ，Ｍ，Ｗの３種類のパターンを用いて、それぞれ付加情報の同期のための１９２サンプルのブロックの先頭とチャネル１とチャネル２とを示している。
【０００６】
オーディオサンプル情報、予備ビットおよび付加情報はバイフェーズマーク変調されており１Ｔと２Ｔのみで構成されている。
【０００７】
この規格に基づく信号を受信する回路として、特開平１−４９１７７や特開平２−７７２０などのデジタルオーディオインターフェース信号復調回路がある。
【０００８】
このような従来のデジタルオーディオインターフェース信号復調回路について以下に説明する。
【０００９】
図１０はデジタルオーディオインターフェース信号を復調する従来の復調回路のブロック図である。以下、図１０にしたがってその動作を説明する。
【００１０】
１０１はプリアンブル検出回路である。デジタルオーディオインターフェース信号ｓ１００１の中の３Ｔ周期信号を検出しプリアンブル検出信号ｓ１００２を出力する。
【００１１】
１０２はＰＬＬ回路である。プリアンブル検出信号ｓ１００２に位相がロックし、周波数が３２倍の同期クロックｓ１００３を出力する。
【００１２】
１０３はバイフェーズ復調回路である。同期クロックｓ１００３を用いてデジタルオーディオインターフェース信号ｓ１００１のバイフェーズ復調を行い、デジタルオーディオ信号ｓ１００４を出力する。
【００１３】
図１１は従来の復調回路の動作タイミング図である。以下、図１１にしたがって動作の詳細を説明する。
【００１４】
プリアンブル検出回路１０１は、デジタルオーディオインターフェース信号ｓ１００１の最小反転間隔より短い周期の基準クロックｓ１０００で２.５Ｔ以上の反転間隔を検出し、プリアンブル検出信号ｓ１００２を出力する。
【００１５】
ＰＬＬ回路１０２はＶＣＯを用いてフェーズロックドループ（ＰＬＬ）を構成し、ＶＣＯの３２分周とプリアンブル検出信号ｓ１００２とを位相比較して３２倍の周波数の同期クロックｓ１００３を出力する。
【００１６】
バイフェーズ復調回路は、同期クロックｓ１００３でデジタルオーディオインターフェース信号を打ち抜いて、直前と異なるなら１、一致するなら０を出力することでデジタルオーディオ信号ｓ１００４を出力する。
【００１７】
以上のように、プリアンブルを検出してアナログＰＬＬを用いてデジタルオーディオインターフェース信号に同期したクロックを生成することでバイフェーズマーク信号の復調を行う。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来のデジタルオーディオ信号復調回路では、同期クロックを生成するためにＰＬＬが必要であり、ＶＣＯやローパスフィルタなどのアナログ回路が含まれる。また、基準クロックとＰＬＬクロックと２つの非同期なクロックが必要となるなどの課題があった。これらは、特にＬＳＩ化時の安定性や信頼性の確保、小型化、テストの容易性などに障害となっていた。
【００１９】
本発明は上記従来の課題を解決するもので、ＰＬＬを使わず、入力されるデジタルオーディオインターフェース信号とは必ずしも同期しない比較的低い周波数の基準クロックで、デジタルオーディオインターフェース信号を復調することのできる回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この目的を達成するために本発明のデジタルオーディオインターフェース信号復調回路は、基準クロックの正負両方のエッジでデジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、このカウント値からテーブル判定によって復調出力を得る構成とすることにより、ＰＬＬを使わずに低い周波数の基準クロックだけで精度の高い復調を行うことができる。
【００２１】
【発明の実施の形態】
本発明のデジタルオーディオインターフェース信号復調回路は、
前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜きさらに基準クロックで打ち抜いた第１の反転打ち抜き信号とを生成し、第１の打ち抜き信号のエッジを検出してエッジ検出信号を出力し、第１の打ち抜き信号と第１の反転打ち抜き信号との排他的論理和をとった後半検出信号を出力するエッジ検出回路と、
前記エッジ検出信号と前記後半検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出し、半クロックカウント値を予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有する。
【００２２】
また、本発明のデジタルオーディオインターフェース信号復調回路は、
前記デジタルオーディオインターフェース信号を入力し、前記基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記第１の打ち抜き信号をさらに前記基準クロックで打ち抜いた第２の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜いてさらに基準クロックで打ち抜いた第１の反転打ち抜き信号と、第１の反転打ち抜き信号をさらに基準クロックで打ち抜いた第２の反転打ち抜き信号とを生成し、第１の打ち抜き信号と第１の反転打ち抜き信号と第２の打ち抜き信号とを加算して第１のキャリー信号を求め、第１の反転打ち抜き信号と第２の打ち抜き信号と第２の反転打ち抜き信号とを加算して第２のキャリー信号を求め、第１のキャリー信号のエッジを検出してエッジ検出信号を出力し、第１のキャリー信号と第２のキャリー信号との排他的論理和をとった後半検出信号を出力するノイズ除去付きエッジ検出回路と、
前記エッジ検出信号と前記後半検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出して求めた半クロックカウント値を予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有する。
【００２３】
また、本発明のデジタルオーディオインターフェース信号復調回路は、
前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周波数より高い周波数でかつ入力信号とは必ずしも同期しない基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜きさらに基準クロックで打ち抜いた第１の反転打ち抜き信号とを生成し、第１の打ち抜き信号のエッジを検出してエッジ検出信号を出力し、第１の打ち抜き信号と第１の反転打ち抜き信号との排他的論理和をとった後半検出信号を出力するエッジ検出回路と、
前記エッジ検出信号を入力し、復調が必要な全てのサンプリング周波数の３Ｔ信号に相当するエッジ検出信号の信号幅を検出し、各々の周期がサンプリング周波数の２倍の周期かどうかによって、サンプリング周波数検出信号を出力する周波数検出回路と、
前記エッジ検出信号と前記後半検出信号と前記サンプリング周波数検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出して求めた半クロックカウント値を前記サンプリング周波数検出信号で示されるサンプリング周波数ごとに予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有する。
【００２４】
また、本発明のデジタルオーディオインターフェース信号復調回路は、
前記デジタルオーディオインターフェース信号を入力し、前記基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記第１の打ち抜き信号をさらに前記基準クロックで打ち抜いた第２の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜いてさらに基準クロックで打ち抜いた第１の反転打ち抜き信号と、第１の反転打ち抜き信号をさらに基準クロックで打ち抜いた第２の反転打ち抜き信号とを生成し、第１の打ち抜き信号と第１の反転打ち抜き信号と第２の打ち抜き信号とを加算して第１のキャリー信号を求め、第１の反転打ち抜き信号と第２の打ち抜き信号と第２の反転打ち抜き信号とを加算して第２のキャリー信号を求め、第１のキャリー信号のエッジを検出してエッジ検出信号を出力し、第１のキャリー信号と第２のキャリー信号との排他的論理和をとった後半検出信号を出力するノイズ除去付きエッジ検出回路と、
前記エッジ検出信号を入力し、復調が必要な全てのサンプリング周波数の３Ｔ信号に相当するエッジ検出信号の信号幅を検出し、各々の周期がサンプリング周波数の２倍の周期かどうかによって、サンプリング周波数検出信号を出力する周波数検出回路と、
前記エッジ検出信号と前記後半検出信号と前記サンプリング周波数検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出して求めた半クロックカウント値を前記サンプリング周波数検出信号で示されるサンプリング周波数ごとに予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有する。
【００２５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の一実施の形態におけるデジタルオーディオインターフェース信号復調回路のブロック図である。以下、図１にしたがってその動作を説明する。
【００２６】
１はエッジ検出回路である。基準クロックｓ１００の正エッジでデジタルオーディオ信号ｓ１０１のエッジを検出したエッジ検出信号ｓ１０２と、基準クロックｓ１００の後半にデジタルオーディオインターフェース信号ｓ１０１のエッジがあったことを示す後半検出信号ｓ１０３を出力する。
【００２７】
２は判定回路である。エッジ検出信号ｓ１０２が入力されるごとに基準クロックｓ１００でエッジ検出信号の間隔をカウントした値を求め、この値を２倍した値に対し、後半検出信号ｓ１０３が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出する。
この半クロックカウント値を予め定めたテーブル、例えば４から９、あるいは１０から１５、あるいは１６から２２と比較することでそれぞれ１Ｔ、２Ｔ、３Ｔを判定し、判定信号ｓ１０４を出力する。
【００２８】
３はプリアンブル検出回路である。１Ｔ、２Ｔ、３Ｔの判定信号ｓ１０４から、３１１３、３３１１、３２１２の３種類のいずれかの判定信号列を検出するとプリアンブル検出信号ｓ１０５を出力する。
【００２９】
４はバイフェーズ復調回路である。プリアンブル検出信号ｓ１０５を基準にして、判定信号から２Ｔが入力されると０を、１Ｔが連続して２回出力されると１を出力することで、デジタルオーディオ信号ｓ１０６を復調し出力する。
【００３０】
基準クロックはｓ１００は、デジタルオーディオインターフェース信号ｓ１０１の最小反転周期（１Ｔ）の半分より高い任意の周波数でよい。例えば１６.９３４４ＭＨｚのようなクロックを使うことができる。
【００３１】
図２はエッジ検出回路１の回路図の一例である。
【００３２】
デジタルオーディオインターフェース信号ｓ１０１を基準クロックｓ１００の正エッジで打ち抜いた信号をｑ１とし、基準クロックｓ１００の負エッジで打ち抜いた信号を正エッジで打ち直した信号をｎｑ１とすると、エッジ検出信号ｓ１０２はｑ１とｑ１を正エッジで打ち抜いた信号との排他的論理和で生成される。また、後半検出信号ｓ１０３はｑ１とｎｑ１との排他的論理和で生成される。
【００３３】
図３はエッジ検出回路１と判定回路２の動作タイミング図である。以下、図３を参照しながら動作の詳細を説明する。
【００３４】
基準クロックｓ１００に対し、デジタルオーディオインターフェース信号ｓ１０１が図のＡ、Ｂ、Ｃ、Ｄ、Ｅのように基準クロックｓ１００の半クロックで数えてそれぞれ６、７、６、７、１２のように入力されたとする。エッジ検出回路１では基準信号ｓ１００の正エッジで打ち抜いた信号と負エッジで打ち抜いて正エッジで打ち抜きなおした信号はそれぞれｑ１とｎｑ１のような波形になる。ｑ１のエッジを検出したエッジ検出信号ｓ１０２は図のようにエッジごとに出力される。ｑ１とｎｑ１の排他的論理和から求めた後半検出信号ｓ１０３は図のＢ、Ｃのように基準クロックの後半に遷移がある場合に出力される。
【００３５】
判定回路２ではｓ１０２のエッジ間隔のカウント値ｃ（ｔ）と後半検出信号ｓ１０３の値ｐ（ｔ）と前回の後半検出信号の値ｐ（ｔ−１）から、半クロックカウント値ｎ（ｔ）は、次式で与えられる。
【００３６】
ｎ（ｔ） ＝ −ｐ（ｔ−１） ＋ ２×ｃ（ｔ） ＋ ｐ（ｔ）
ただし、ｐは１または０。
したがって、Ａの入力に対しては、カウント値が３で後半検出信号ｓ１０３は立っていないためｎ＝６。Ｂの入力に対しては、カウント値が３で後半検出信号ｓ１０３が今回立ったためｎ＝７。Ｃの入力に対しては、カウント値が３で後半検出信号ｓ１０３が両方立っているためｎ＝６。同様に、Ｄはｎ＝７。Ｅはｎ＝１２となる。これらの値は、テーブル判定によりそれぞれ１Ｔ、１Ｔ、１Ｔ、１Ｔ、２Ｔのように判定信号ｓ１０４として出力される。
【００３７】
図４はプリアンブル検出回路３とバイフェーズ復調回路４の動作タイミング図である。以下、図４を参照しながら動作の詳細を説明する。
【００３８】
プリアンブル検出回路３は判定信号ｓ１０４から、３１１３、３３１１、３２１２の３種類のいずれかのプリアンブルのパターンを検出してプリアンブル検出信号ｓ１０５を出力する。プリアンブル検出信号ｓ１０５は、プリアンブルパターンを検出するとＬレベルになり、デジタルオーディオインターフェース信号の２８ビット目を過ぎるとＨレベルにすることで生成する。Ｌ期間がバイフェーズマーク変調された部分になる。
【００３９】
バイフェーズ復調回路４は、プリアンブル検出信号ｓ１０５がＬレベルになった所から、２Ｔなら０を、１Ｔが２連続で１を出力することで復調データを得る。この復調データからオーディオデータを分離してデジタルオーディオ信号ｓ１０６を出力する。
【００４０】
以上のように本発明によれば、基準クロックの正負両方のエッジでデジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、このカウント値からテーブル判定によって復調出力を得る構成とすることにより、ＰＬＬを使わずに低い周波数の基準クロックだけで復調を行うことができる。
（実施の形態２）
図５は本発明の一実施の形態におけるデジタルオーディオインターフェース信号復調回路のブロック図である。以下、図５にしたがってその動作を説明する。
【００４１】
５１はノイズ除去付きエッジ検出回路である。基準クロックｓ１００の正，負，正の３つのエッジでデジタルオーディオ信号ｓ１０１のエッジを検出した信号を多数決判定した信号のエッジを検出するエッジ検出信号ｓ１０２と、基準クロックｓ１００の負，正，負の３つのエッジでデジタルオーディオインターフェース信号ｓ１０１のエッジを検出した信号を多数決判定した信号から、エッジ変化の中心が基準クロックｓ１００の後半であったことを示す後半検出信号ｓ１０３を出力する。
【００４２】
５２は周波数検出回路である。復調が必要な全てのサンプリング周波数、例えば３２ｋＨｚ、４４.１ｋＨｚ、４８ｋＨｚのそれぞれの３Ｔ信号に相当するエッジ検出信号の信号幅を検出し、各々の周期がサンプリング周波数の２倍の周期かどうかによって、３２ｋＨｚか４４.１ｋＨｚか４８ｋＨｚかを検出しサンプリング周波数検出信号ｓ１０７を出力する。
【００４３】
２は判定回路である。エッジ検出信号ｓ１０２が入力されるごとに基準クロックｓ１００でエッジ検出信号の間隔をカウントした値を求め、この値を２倍した値に対し、後半検出信号ｓ１０３が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出する。
この半クロックカウント値を、サンプリング周波数検出信号ｓ１０７の示すサンプリング周波数ごとに予め定めた判定テーブルと比較することでそれぞれ１Ｔ、２Ｔ、３Ｔを判定し、判定信号ｓ１０４を出力する。
【００４４】
３はプリアンブル検出回路である。１Ｔ、２Ｔ、３Ｔの判定信号ｓ１０４から、３１１３、３３１１、３２１２の３種類のいずれかの判定信号列を検出するとプリアンブル検出信号ｓ１０５を出力する。
【００４５】
４はバイフェーズ復調回路である。プリアンブル検出信号ｓ１０５を基準にして、判定信号から２Ｔが入力されると０を、１Ｔが連続して２回出力されると１を出力することで、デジタルオーディオ信号ｓ１０６を復調し出力する。
【００４６】
基準クロックはｓ１００は、デジタルオーディオインターフェース信号ｓ１０１の最小反転周期（１Ｔ）の半分より高い任意の周波数でよい。例えば１６.９３４４ＭＨｚのようなクロックを使うことができる。
【００４７】
図６はノイズ除去付きエッジ検出回路５１の回路図の一例である。
【００４８】
デジタルオーディオインターフェース信号ｓ１０１を基準クロックｓ１００の正エッジで打ち抜いた信号をｑ１とし、これをさらに正エッジで打ち抜いた信号をｑ２とする。また、基準クロックｓ１００の負エッジで打ち抜いた信号を正エッジで打ち直した信号をｎｑ１とし、これをさらに正エッジで打ち抜いた信号をｎｑ２とする。ｑ１とｎｑ１とｑ２とをフルアダーで加算してキャリーｃ１を求め、ｎｑ１とｑ２とｎｑ２とをフルアダーで加算してキャリーｃ２を求める。エッジ検出信号ｓ１０２はｃ１とｃ１を正エッジで打ち抜いた信号との排他的論理和で生成される。また、後半検出信号ｓ１０３はｃ１とｃ２との排他的論理和で生成される。
【００４９】
図７はノイズ除去付きエッジ検出回路５１と判定回路２の動作タイミング図である。以下、図７を参照しながら動作の詳細を説明する。
【００５０】
基準クロックｓ１００に対し、デジタルオーディオインターフェース信号ｓ１０１が図のＡ、Ｂ、Ｃ、Ｄ、Ｅのように入力されたとする。これはＡとＢおよびＣとＤの間のエッジで信号のバタつきがあり、Ｅの中央でヒゲ状のノイズが入っている場合の例である。
【００５１】
ノイズ除去付きエッジ検出回路５１では基準信号ｓ１００の正エッジで打ち抜いた信号と負エッジで打ち抜いて正エッジで打ち抜きなおした信号はそれぞれｑ１とｎｑ１のような波形になる。ｑ１およびｎｑ１をさらに正エッジで打ち抜いた信号はそれぞれｑ２とｎｑ２である。ｑ１とｎｑ１とｑ２とをフルアダーで加算したキャリー出力ｃ１は、３つの信号のどれか２つ以上がＨレベルの時Ｈになる多数決出力となっている。ｎｑ１とｑ２とｎｑ２とをフルアダーで加算したキャリー出力ｃ２も同様である。理解を助けるためにもう少し説明を加えると、ｃ１とｃ２は図７のデジタルオーディオインターフェース信号ｓ１０１を基準クロックｓ１００に対して半クロック遅らせた時のｑ１とｎｑ１と同じ波形になっている。これはノイズ付きエッジ検出回路５１の上述の動作が基準クロックｓ１００の半クロックずつ遅れた３点での平均をとっていることに相当するため、ノイズがないエッジは半クロック遅れたところに平均が来るためである。ｃ１のエッジを検出したエッジ検出信号ｓ１０２は図のようにエッジごとに出力される。ｃ１とｃ２の排他的論理和から求めた後半検出信号ｓ１０３は図のＡ、Ｄ、Ｅのように３点の平均の遷移が基準クロックの後半に来る場合に出力される。
【００５２】
判定回路２ではｓ１０２のエッジ間隔のカウント値ｃ（ｔ）と後半検出信号ｓ１０３の値ｐ（ｔ）と前回の後半検出信号の値ｐ（ｔ−１）から、半クロックカウント値ｎ（ｔ）は、次式で与えられる。
【００５３】
ｎ（ｔ） ＝ −ｐ（ｔ−１） ＋ ２×ｃ（ｔ） ＋ ｐ（ｔ）
ただし、ｐは１または０。
したがって、Ａの入力に対しては、カウント値が３で後半検出信号ｓ１０３は両方立っているためｎ＝６。Ｂの入力に対しては、カウント値が４で後半検出信号ｓ１０３が前回のみ立っていたためｎ＝７。Ｃの入力に対しては、カウント値が３で後半検出信号ｓ１０３が両方立っていないためｎ＝６。同様に、Ｄはｎ＝７。Ｅはｎ＝１２となる。
【００５４】
周波数検出回路５２は、エッジ検出信号ｓ１０２から復調が必要な全てのサンプリング周波数の３Ｔ信号に相当する信号幅を検出する。例えば、３２ｋＨｚ用には１１から１５、４４.１ｋＨｚと４８ｋＨｚ用には８から１０の信号幅を検出する。各々の周期がサンプリング周波数の２倍の周期かどうかによって、３２ｋＨｚか４４.１ｋＨｚか４８ｋＨｚかを検出しサンプリング周波数検出信号ｓ１０７を出力する。なお、３Ｔ信号を検出するのに、判定回路２の半クロックカウント値ｎ（ｔ）を用いる形態としてもよい。
【００５５】
図８は判定回路２の判定テーブルの一例を示す。図７で判定回路２で求めた半クロックカウント値ｎは、周波数検出回路５２から出力されるサンプリング周波数検出信号ｓ１０７にしたがって、図８の３２ｋＨｚから４８ｋＨｚまでのいずれかのテーブルを用いて判定される。例えば４４.１ｋＨｚとすると、判定テーブルによりそれぞれ１Ｔ、１Ｔ、１Ｔ、１Ｔ、２Ｔのように判定され、判定信号ｓ１０４として出力される。
【００５６】
プリアンブル検出回路３とバイフェーズ復調回路４の動作は、実施の形態１と全くおなじである。プリアンブル検出回路３は判定信号ｓ１０４から、３１１３、３３１１、３２１２の３種類のいずれかのプリアンブルのパターンを検出してプリアンブル検出信号ｓ１０５を出力する。プリアンブル検出信号ｓ１０５は、プリアンブルパターンを検出するとＬレベルになり、デジタルオーディオインターフェース信号の２８ビットを過ぎるとＨレベルにすることで生成する。Ｌ期間がバイフェーズマーク変調された部分になる。
【００５７】
バイフェーズ復調回路４は、プリアンブル検出信号ｓ１０５がＬレベルになった所から、２Ｔなら０を、１Ｔが２連続で１を出力することで復調データを得る。この復調データからオーディオデータを分離してデジタルオーディオ信号ｓ１０６を出力する。
【００５８】
以上のように本発明によれば、エッジ検出回路に加算回路を付加することにより、デジタルオーディオインターフェース信号のエッジや信号の途中に多少のノイズがあっても、正しいデジタルオーディオ信号を復調することができる。
【００５９】
また、本発明によれば、エッジ検出信号の３Ｔの周期によって、判定テーブルを切り換えることで、各種のサンプリング周波数のデジタルオーディオインターフェース信号の復調を行うことができる。また、テーブルに幅を持たせたことで、デジタルオーディオ信号の周波数偏差やデューティーずれに対する耐性も有している。
【００６０】
【発明の効果】
以上のように本発明は、基準クロックの正負両方のエッジを使ってデジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、このカウント値からテーブル判定によって復調出力を得る構成とすることにより、ＰＬＬを使わずに低い周波数の基準クロックだけで復調を行うことができる。
【００６１】
ＰＬＬやＬＰＦなどのアナログ回路が不要となることで、回路が小型化でき、動作が安定なデジタルオーディオインターフェース信号復調回路を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるデジタルオーディオインターフェース信号復調回路のブロック図。
【図２】エッジ検出回路１の回路図の一例を示す図。
【図３】エッジ検出回路１と判定回路２の動作タイミング図。
【図４】プリアンブル検出回路３とバイフェーズ復調回路４の動作タイミング図。
【図５】本発明の一実施の形態におけるデジタルオーディオインターフェース信号復調回路のブロック図。
【図６】ノイズ除去付きエッジ検出回路５１の回路図の一例を示す図。
【図７】ノイズ除去付きエッジ検出回路５１と判定回路２の動作タイミング図。
【図８】判定回路２の判定テーブルの一例を示す図。
【図９】デジタルオーディオインターフェース規格の概要を示すタイミング図。
【図１０】デジタルオーディオインターフェース信号を復調する従来の復調回路のブロック図。
【図１１】従来の復調回路の動作タイミング図。
【符号の説明】
１ エッジ検出回路
２ 判定回路
３ プリアンブル検出回路
４ バイフェーズ復調回路
５１ ノイズ除去付きエッジ検出回路
５２ 周波数検出回路
Claims (4)
- デジタルオーディオ信号にプリアンブル及び付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行う復調回路であって、
前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜きさらに基準クロックで打ち抜いた第１の反転打ち抜き信号とを生成し、第１の打ち抜き信号のエッジを検出してエッジ検出信号を出力し、第１の打ち抜き信号と第１の反転打ち抜き信号との排他的論理和をとった後半検出信号を出力するエッジ検出回路と、
前記エッジ検出信号と前記後半検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出し、半クロックカウント値を予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有するデジタルオーディオインターフェース信号復調回路。 - デジタルオーディオ信号にプリアンブル及び付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行う復調回路であって、
前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記第１の打ち抜き信号をさらに前記基準クロックで打ち抜いた第２の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜いてさらに基準クロックで打ち抜いた第１の反転打ち抜き信号と、第１の反転打ち抜き信号をさらに基準クロックで打ち抜いた第２の反転打ち抜き信号とを生成し、第１の打ち抜き信号と第１の反転打ち抜き信号と第２の打ち抜き信号とを加算して第１のキャリー信号を求め、第１の反転打ち抜き信号と第２の打ち抜き信号と第２の反転打ち抜き信号とを加算して第２のキャリー信号を求め、第１のキャリー信号のエッジを検出してエッジ検出信号を出力し、第１のキャリー信号と第２のキャリー信号との排他的論理和をとった後半検出信号を出力するノイズ除去付きエッジ検出回路と、
前記エッジ検出信号と前記後半検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出して求めた半クロックカウント値を予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有するデジタルオーディオインターフェース信号復調回路。 - デジタルオーディオ信号にプリアンブル及び付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行う復調回路であって、
前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周波数より高い周波数でかつ入力信号とは必ずしも同期しない基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜きさらに基準クロックで打ち抜いた第１の反転打ち抜き信号とを生成し、第１の打ち抜き信号のエッジを検出してエッジ検出信号を出力し、第１の打ち抜き信号と第１の反転打ち抜き信号との排他的論理和をとった後半検出信号を出力するエッジ検出回路と、
前記エッジ検出信号を入力し、復調が必要な全てのサンプリング周波数の３Ｔ信号に相当するエッジ検出信号の信号幅を検出し、各々の周期がサンプリング周波数の２倍の周期かどうかによって、サンプリング周波数検出信号を出力する周波数検出回路と、
前記エッジ検出信号と前記後半検出信号と前記サンプリング周波数検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出して求めた半クロックカウント値を前記サンプリング周波数検出信号で示されるサンプリング周波数ごとに予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有するデジタルオーディオインターフェース信号復調回路。 - デジタルオーディオ信号にプリアンブル及び付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行う復調回路であって、
前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックでデジタルオーディオインターフェース信号を打ち抜いた第１の打ち抜き信号と、前記第１の打ち抜き信号をさらに前記基準クロックで打ち抜いた第２の打ち抜き信号と、前記基準クロックの反転クロックでデジタルオーディオインターフェース信号を打ち抜いてさらに基準クロックで打ち抜いた第１の反転打ち抜き信号と、第１の反転打ち抜き信号をさらに基準クロックで打ち抜いた第２の反転打ち抜き信号とを生成し、第１の打ち抜き信号と第１の反転打ち抜き信号と第２の打ち抜き信号とを加算して第１のキャリー信号を求め、第１の反転打ち抜き信号と第２の打ち抜き信号と第２の反転打ち抜き信号とを加算して第２のキャリー信号を求め、第１のキャリー信号のエッジを検出してエッジ検出信号を出力し、第１のキャリー信号と第２のキャリー信号との排他的論理和をとった後半検出信号を出力するノイズ除去付きエッジ検出回路と、
前記エッジ検出信号を入力し、復調が必要な全てのサンプリング周波数の３Ｔ信号に相当するエッジ検出信号の信号幅を検出し、各々の周期がサンプリング周波数の２倍の周期かどうかによって、サンプリング周波数検出信号を出力する周波数検出回路と、
前記エッジ検出信号と前記後半検出信号と前記サンプリング周波数検出信号とを入力し、エッジ検出信号が入力されるごとに前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、さらに直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出して求めた半クロックカウント値を前記サンプリング周波数検出信号で示されるサンプリング周波数ごとに予め定めたテーブルと比較することで変調周期の１Ｔ、２Ｔ、３Ｔの判定信号を出力する判定回路と、
前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するプリアンブル検出回路と、
前記プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有するデジタルオーディオインターフェース信号復調回路。
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-
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