JP5087942B2 - 伝送レート判別回路および該回路を備えたデジタル信号復調装置 - Google Patents

Description

この発明は、デジタルオーディオレシーバ等として好適なデジタル信号復調装置およびこのデジタル信号復調装置に用いられる伝送レート判別回路に関する。

予め定められた複数種類の伝送レートで伝送される可能性のあるデジタル伝送フォーマットで、しかも、波長が最大／最小で制限されて固有のパターン長の信号を扱う一般的なシステムの例としては、ベースバンドデジタル変調方式を用いた記録媒体への可変レート高密度記録再生装置等がある。

また、関連するインターフェイスシステムの例としては、汎用のデジタルオーディオインタ一フェースにおけるＥＩＡＪ（Electronic Industries Association of Japan ：〔社〕日本電子機械工業会）規格ＣＰ１２０１がよく知られており、このフォーマットは、当該分野では「ＳＰＤＩＦフォーマット」（ＳＰＤＩＦは、Sony Philips Digital audio InterFaceの略であり、「ＥＩＡＪ／ＣＰ１２０１デジタルオーディオインターフェイス仕様書」で規定されているフォーマットのことを指す。）と呼ばれる。

このような伝送フォーマットを用いたシステムにおいて、信号を記録あるいは送信する側は、その信号のレートを自ら決定する側であるので問題はないが、これを再生あるいは受信する側では、まずそのレートを最初に判別できなければ、ＰＬＬもかけることができず、ビット毎のデータも検出することができないという問題があり、このため、レートを判別するための手法がこれまでに数多く提案されている。しかしながら、これらの判別手法は、固有パターンの波長を高速のクロックでカウントするだけの簡単なもので、そのために、かなり高い周波数を用いて波長をカウントする必要があった。

特許文献１は、予め定められた複数種類の伝送レートで伝送される可能性のあるデジタルインターフェイスにおいて、比較的低速のクロックを用いてその伝送レートを判別することができる伝送レート判別方法を提案している。以下、特許文献１に開示の技術が解決しようとした問題および特許文献１に開示の技術におけるその解決手段の概要を説明する。

図５は、前述した「ＥＩＡＪ−ＣＰ１２０１ デジタルオーディオインターフェイス」のフオーマットであるＳＰＤＩＦフォーマッ卜を示す。

ＳＰＤＩＦフォーマットデータにおいては、図５（１）（ａ）に示される１ビット当たり（１タイムスロット毎）のビットデータ“０”，“１”は、図５（１）（ｂ）示されるように、１タイムスロットに相当する期間（「ビットレート対応パターン長」）２Ｔの間同じ状態を維持するか、あるいは、その半分の期間（「最小パターン長」）Ｔで状態を反転するバイフェーズマーク〔以下、「Ｂｉφ」という。〕方式と呼ばれる一種のＦＭ変調をかけて伝送される。つまり、伝送される信号パターンは、ビットレート対応パターン長２Ｔまたはその半分のパターン長Ｔをもつ周波数パターンであり、これらのパターン２Ｔ、Ｔにより、それぞれ、１タイムスロットのデータ“０”，“１”が伝送される。

さらに、ステレオ２チャネルのデジタルオーディオデータを伝送する場合には、図５（２）に示されるように、オーディオ信号のサンプリングレートＦｓに対して、各フレームには、３２ビットずつＬチャネル／Ｒチャネルがサブフレームとして割り振られている。各サブフレームのうち、純オーディオデータは各２４ビットであり、最後に、冗長データＶ／Ｕ／Ｃ／Ｐビットが割り当てられ、バリディティフラグ“Ｖ”、ユーザデータ“Ｕ”、チャネルステータス（各種制御情報）“Ｃ”およびパリティビット“Ｐ”が１ビットずつ付加される。また、“Ｃ”ビットは、１９２フレームで１ブロックを構成する。

また、図５（２）に示されるように、各チャネルデータ（サブフレーム）の先頭４ビットは、再生時の同期をとるためのプリアンブル信号ＰＡが付加されている。このプリアンブルは、図５（１）で述べたＢｉφマークの変調則から外された特殊なパターンであり、図５（３）に示されるように、最小パターン長Ｔの３倍のパターン長（「最大パターン長」）３Ｔをもつ周波数パターンを組み合わせた“Ｂ”、“Ｍ”、“Ｗ”という３種類のパターンをもつ。このうち、“Ｂ”パターンのプリアンブルは、１９２フレームを単位として各種制御情報を載せている“Ｃ”ビットに対応するブロックの先頭であるサブフレームであることを示し、それ以外のＬｃｈデータおよびＲｃｈデータのサブフレームの先頭には、それぞれ、“Ｍ”および“Ｗ”パターンのプリアンブルが配置される。

上述のように、１サンプリング周期１／Ｆｓ内に配置される両チャネル（Ｌｃｈ／Ｒｃｈ）分の２サブフレームを単位に１フレームが構成されている。従って、このフォーマットでは、最長パターンがパターン長３Ｔで制限され、最短パターンがパターン長Ｔで制限され、かつ、その実際の伝送レートは、ａ×Ｆｓ＝２（ｃｈ）×３２（ｂｉｔ）×２（Ｔ）×Ｆｓ＝１２８Ｆｓ〔ａ＝１２８〕であり、例えば、Ｆｓ＝４８ｋＨｚの時は６．１ＭＨｚ（パターン長Ｔは、Ｔ≒１６３ｎｓ）であって、伝送レートＦｓに依存する。この時に伝送に用いられている伝送レートＦｓの値がいくらであるかを判別するのに、できるだけ低い周波数で識別するためには、最長パターンであるプリアンブルＰＡ中のパターン長３Ｔを計測することが最も有利である。

しかしながら、伝送レートＦｓが４８ｋＨｚ、４４．１ｋＨｚおよび３２ｋＨｚの３通りある場合は、非同期誤差を考慮すると、常識的には、最低でも４６ＭＨｚの計測周波数でカウントしなければならない。何故なら、Ｆｓ＝４８ｋＨｚ時の３Ｔパターンは、４８８ｎｓであって４６ＭＨｚでカウントしたときカウント数“２２”または“２３”が計数され、Ｆｓ＝４４．１ｋＨｚ時の３Ｔパターンは、５３１ｎｓであって同じ４６ＭＨｚでカウントしたときカウント数“２４”または“２５”が計数されてはじめて、周波数差の少ない４８ｋＨｚと４４．１ｋＨｚとがそのカウント値により分離可能となるからである。

特許文献１は、この問題を解決するために、次の方法を提案している。
（１）例えばＳＰＤＩＦフォーマット信号を入力信号として受け取り、その際の伝送レートＦｓが４８ｋＨｚ、４４．１ｋＨｚおよび３２ｋＨｚの３通りある場合、まず、プリアンブルにおいて３Ｔパターンを固有パターンとし、この固有パターンの時間長を測定し、そのパターン長に基づき、伝送レートＦｓが３２ｋＨｚであるか否かを判定する。
（２）上記（１）において伝送レートＦｓが３２ｋＨｚでないことが判明した場合、所定期間内における３Ｔパターンの発生回数をカウントし、この所定期間内の３Ｔパターン発生回数に基づき、入力信号の伝送レートＦｓが４８ｋＨｚであるか４４．１ｋＨｚであるかを判別する。
特開２００１−２５１２８５号公報

ところで、上述した特許文献１に開示の技術において、伝送レートの判別（上記の例では伝送レートＦｓが４８ｋＨｚであるか４４．１ｋＨｚであるかの判別）を行うためには、伝送レートの相違が３Ｔパターンの発生回数の相違となって現れなければならず、そのためには３Ｔパターンの発生回数のカウントを行う期間を長くする必要がある。このため、特許文献１に開示の技術は、計測クロックの周波数が低くて済むものの、伝送レートの判別のための所要時間が長くなるというという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、短時間で正確に入力信号の伝送レートの判別を行うことができる技術的手段を提供することを目的とする。

この発明は、入力信号における立ち上がりエッジ間または立ち下がりエッジ間のエッジ間隔である周期を測定する周期測定手段と、所定時間長の計測期間内に得られる前記周期測定手段による周期の測定結果のうち少なくとも周期の測定結果の最大値を利用して、前記入力信号のビット周波数に対応した周波数判別用周期データを算出する周波数判別用周期データ算出手段と、前記周期データ算出手段から得られる周波数判別用周期データに基づき、前記入力信号の伝送レートが予め想定された複数種類の伝送レートのいずれに該当するかを判別し、判別結果を出力する周波数判別デコーダとを具備することを特徴とする伝送レート判別回路を提供する。
かかる発明によれば、上述した従来技術において用いられていたような“０”または“１”の同値が連続したパターン（具体的には３Ｔパターン）の時間長ではなく、それよりも長い立ち上がりエッジ間または立ち下がりエッジ間のエッジ間隔である周期（具体的には６Ｔパターンの周期）が周波数判別用周期データの算出に用いられる。そのような周期は、計測期間を比較的短くしても得ることができる。また、立ち上がりエッジ間の周期や立ち下がりエッジ間の周期は、入力信号のデューティサイクル歪みの影響を受けることなく正確に測定することができる。従って、短時間で周波数判別用周期データの算出を正確に行い、伝送レートを正確に判別することができる。
好ましい態様において、前記周期測定手段は、前記入力信号における立ち上がりエッジ間のエッジ間隔を測定して周期データを出力する立ち上がりエッジ間隔測定手段と、前記入力信号における立ち下がりエッジ間のエッジ間隔を測定して周期データを出力する立ち下がりエッジ間隔測定手段とを具備し、前記周波数判別用周期データ算出手段は、前記立ち上がりエッジ間隔測定手段により出力される周期データおよび前記立ち下がりエッジ間隔測定手段により出力される周期データの前記計測期間内における最大値を検出する最大値検出手段と、前記立ち上がりエッジ間隔測定手段により出力される周期データおよび前記立ち下がりエッジ間隔測定手段により出力される周期データの前記計測期間内における最小値を検出する最小値検出手段と、前記最大値検出手段により検出される最大値と前記最小値検出手段により検出される最小値とを平均化して前記周波数判別用周期データを算出する平均化部とを具備する。
この態様によれば、所定の計測期間内における入力信号の立ち上がりエッジ間の周期および入力信号の立ち下がりエッジ間の周期の最大値と最小値を平均化して周波数判別用周期データを得るので、周波数判別用周期データに与えられる入力信号のジッタの影響を相殺することができる。また、この態様では、入力信号の立ち上がりエッジ間の周期の測定と入力信号の立ち下がりエッジ間の周期の測定を並行して行うので、周波数判別用周期データの算出に必要な全ての周期を短時間に得ることができる。
また、この発明は、上記伝送レート判別回路を用いたデジタル信号復調装置を提供する。
好ましい態様において、デジタル信号復調装置は、クロックを発生する周波数可変の発振器を有し、前記発振器により発生されるクロックを入力信号に位相同期させる制御を行う位相同期ループと、前記位相同期ループから出力されるクロックに同期して前記入力信号からビットを抽出する復調処理を行う復調回路と、前記伝送レート判別回路と、前記復調回路に前記復調処理を開始させるとき、前記入力信号の伝送レートの判別および判別結果の出力を前記伝送レート判別回路に行わせ、前記伝送レートの判別結果に対応した周波数のクロックが前記位相同期ループから出力されるように前記位相同期ループの初期設定を行う制御部とを具備する。
この態様によれば、復調回路に入力信号の復調処理を開始させるとき、制御部は、入力信号の伝送レートの判別を伝送レート判別回路に行わせ、その判別結果に対応した周波数のクロックが位相同期ループから出力されるように位相同期ループの初期設定を行うので、位相同期ループを短時間のうちに同期捕捉に至らしめることができる。
他の好ましい態様において、デジタル信号復調装置は、クロックを発生する周波数可変の発振器を有し、前記発振器により発生されるクロックを入力信号に位相同期させる制御を行う位相同期ループと、前記位相同期ループから出力されるクロックに同期して前記入力信号からビットを抽出する復調処理を行う復調回路と、前記入力信号のビット周波数を測定するビット周波数測定回路と、前記復調回路に前記復調処理を開始させるとき、前記入力信号のビット周波数の測定を行わせ、前記ビット周波数の測定結果に対応した周波数のクロックが前記位相同期ループから出力されるように前記位相同期ループの初期設定を行う制御部とを具備し、前記ビット周波数測定回路は、前記入力信号における立ち上がりエッジ間または立ち下がりエッジ間のエッジ間隔である周期を測定する周期測定手段と、所定時間長の計測期間内に得られる前記周期測定手段による周期の測定結果のうち少なくとも周期の測定結果の最大値を利用して、前記入力信号のビット周波数に対応した周波数判別用周期データを算出する周波数判別用周期データ算出手段とを具備する。
この態様においても、先に挙げた態様と同様な効果が得られる。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるデジタル信号復調装置の構成を示すブロック図である。このデジタル信号復調装置には、ネットワークを介して受信され、あるいは記録媒体から読み出された信号が入力信号として与えられる。この入力信号は、送信対象または記録対象であるビット列によりベースバンドデジタル変調がなされた信号であり、具体的にはＳＰＤＩＦ形式の信号である。

図１に示すように、デジタル信号復調装置は、復調回路１と、ＤＰＬＬ（Digital Phase
Locked Loop；デジタル位相同期ループ）２と、伝送レート判別回路３と、これらの各部を制御する制御部４とを有している。ここで、ＤＰＬＬ２は、入力信号に位相同期したクロックＣＬＫを発生する回路である。復調回路１は、ＤＰＬＬ２から出力されるクロックＣＬＫに基づき、入力信号からビットを抽出し、復調データとして出力する復調処理を行う回路である。伝送レート判別回路３は、入力信号におけるビットの周波数である伝送レートを判別し、伝送レートに関する判別結果信号Ｄｆを出力する回路である。

ＤＰＬＬ２は、図２に示すように、位相比較器２１と、ループフィルタ２２と、可変周波数発振器２３とを閉ループ接続した構成となっている。ここで、可変周波数発振器２３は、ループフィルタ２２から与えられる周波数制御データにより指定される周波数を持ったクロックＣＬＫを出力する発振器である。位相比較器２１は、このデジタル信号復調装置に対する入力信号と可変周波数発振器２３から出力されるクロックＣＬＫとの位相比較を行い、位相誤差信号を出力する回路である。ループフィルタ２２は、ある時定数を持ったデジタルローパスフィルタであり、位相比較器２１から出力される位相誤差信号を時間軸上において均し、周波数制御データとして出力する。

本実施形態によるデジタル信号復調装置において、制御部４は、復調回路１に入力信号の復調処理を開始させるとき、それに先立って、判別指令信号を伝送レート判別回路３に送り、入力信号の伝送レートの判別を行わせる。そして、伝送レートに関する判別結果信号Ｄｆが伝送レート判別回路３から出力されると、制御部４は、この信号Ｄｆが示す伝送レートに対応した周波数（同伝送レートにおけるタイムスロット周期Ｔの逆数に相当する周波数）で可変周波数発振器２３が発振を開始し、また、同伝送レートに対応した周波数制御データをループフィルタ２２が出力するように、可変周波数発振器２３およびループフィルタ２２の初期設定を行う。この初期設定が行われる結果、ＤＰＬＬ２では、入力信号の伝送レートＦｓから外れた周波数に誤同期することなく、入力信号の伝送レートへの同期捕捉が迅速かつ正確に行われる。

本実施形態の特徴は、このような迅速かつ正確な同期補足を可能ならしめる伝送レート判別回路３にある。図３はこの伝送レート判別回路３の構成を示すブロック図である。図３に示すように、伝送レート判別回路３の各部にはシステムクロックが供給される。このシステムクロックは、想定される各種の伝送レートにおけるタイムスロット周期Ｔのうち最短のものの逆数（すなわち、想定される最大のタイムスロット周波数）よりも十分に高い周波数を有している。

これまでに提案された多くの従来技術および上述した特許文献１では、入力信号に現れる“０”／“１”のパターンの中において“０”または“１”の同値が連続するパターン長３Ｔの固有パターンに着目し、この固有パターン長の計測結果を手掛かりに伝送レートの判別を行った。これに対し、本実施形態が着目するのは、“０”または“１”の同値が連続するパターンではなく、立ち上がりエッジから立ち上がりエッジまでのパターンと、立ち下がりエッジから立ち下がりエッジまでのパターンである。

前掲図５によると、Ｂｉφ信号のプリアンブルパターンＭでは、パターン長３Ｔのパターンが２個連続している。この合計６Ｔのパターン長を持ったパターンは、“０００１１１”または“１１１０００”という内容になる。前者の“０００１１１”は、Ｂｉφ信号に含まれる可能性のある立ち下がりエッジから立ち下がりエッジまでのパターンのうちパターン長が最大のパターンである。後者の“１１１０００”は、Ｂｉφ信号に含まれる可能性のある立ち上がりエッジから立ち上がりエッジまでのパターンのうちパターン長が最大のパターンである。

また、プリアンブルパターンＭでは、パターン長Ｔのパターンが２個連続している。この合計２Ｔのパターン長を持ったパターンは、“０１”または“１０”という内容になる。前者の“０１”は、Ｂｉφ信号に含まれる可能性のある立ち下がりエッジから立ち下がりエッジまでのパターンのうちパターン長が最小のパターンである。後者の“１０”は、Ｂｉφ信号に含まれる可能性のある立ち上がりエッジから立ち上がりエッジまでのパターンのうちパターン長が最小のパターンである。

プリアンブルパターンＭは、少なくとも２フレーム分の入力信号を観測すれば、必ずその中に含まれる。従って、２フレーム以上の期間の入力信号について、立ち上がりエッジから立ち上がりエッジまでの周期と、立ち下がりエッジから立ち下がりエッジまでの周期を全て調べれば、それらの周期の最大値は必ずパターン長６Ｔの“０００１１１”または“１１１０００”のものとなり、それらの周期の最小値は必ずパターン長２Ｔの“０１”または“１０”のものとなるはずである。そして、パターン長６Ｔおよび２Ｔの実際の時間長が分かれば、それに基づいて、１ビットの周期を求め、入力信号の伝送レートを判別することができるはずである。本実施形態による伝送レート判別回路３は、このような考えに従って創作されたものである。

図３において、タイミングパルス発生部３１は、判別指令信号が制御部４から与えられたとき、システムクロックをカウントすることによる所定時間の計時を開始する。そして、タイミングパルス発生部３１は、この計時が継続する所定時間長の計測期間の間だけアクティブレベルとなるタイミングパルスを発生する。この例では、計測期間の時間長は１００μｓである。タイミングパルス発生部３１により発生されるタイミングパルスは、最大値検出部３６、最小値検出部３７、平均化部３８および周波数判別デコーダ３９に供給される。

立ち上がりエッジ検出部３２および立ち下がりエッジ検出部３３は、システムクロックに同期して動作する微分回路である。立ち上がりエッジ検出部３２は、入力信号（Ｂｉφ信号）が立ち上がったとき、システムクロック１周期分のパルス幅を持った立ち上がり検出パルスを出力する。また、立ち下がりエッジ検出部３３は、入力信号（Ｂｉφ信号）が立ち下がったとき、システムクロック１周期分のパルス幅を持った立ち下がり検出パルスを出力する。

立ち上がりエッジ間隔測定カウンタ３４は、システムクロックのカウントを行いつつ、立ち上がり検出パルスの発生を監視し、立ち上がり検出パルスが発生する毎に、前回の立ち上がり検出パルスの発生から今回の立ち上がり検出パルスの発生までの間に発生したシステムクロックのカウント値を周期データとして出力する回路である。立ち下がりエッジ間隔測定カウンタ３５は、システムクロックのカウントを行いつつ、立ち下がり検出パルスの発生を監視し、立ち下がり検出パルスが発生する毎に、前回の立ち下がり検出パルスの発生から今回の立ち下がり検出パルスの発生までの間に発生したシステムクロックのカウント値を周期データとして出力する回路である。

最大値検出部３６は、タイミングパルスがアクティブレベルである計測期間内に立ち上がりエッジ間隔測定カウンタ３４から出力される周期データおよび立ち下がりエッジ間隔測定カウンタ３５から出力される周期データの比較を行い、タイミングパルスがアクティブレベルから非アクティブレベルになったとき、全周期データの中の最大値を出力する回路である。最小値検出部３７は、タイミングパルスがアクティブレベルである計測期間内に立ち上がりエッジ間隔測定カウンタ３４から出力される周期データおよび立ち下がりエッジ間隔測定カウンタ３５から出力される周期データの比較を行い、タイミングパルスがアクティブレベルから非アクティブレベルになったとき、全周期データの中の最小値を出力する回路である。

計測期間が２フレーム周期よりも長い場合、計測期間内の入力信号には“０００１１１”または“１１１０００”なるパターンが必ず現れ、また、“０１”なるパターンまたは“１０”なるパターンも必ず現れる。従って、タイムスロットの時間長がＴである場合において、計測期間内に得られる周期データの最大値は６Ｔ相当の時間長を示すものとなり、計測期間内に得られる周期データの最小値は２Ｔ相当の時間長を示すものとなる。

平均化部３８は、タイミングパルスがアクティブレベルから非アクティブレベルになったとき、最大値検出部３６から出力される最大値と最小値検出部３７から出力される最小値との平均値を求め、周波数判別用周期データとして出力する回路である。この周波数判別用周期データは、４Ｔに相当する時間長を示す。

周波数判別デコーダ３９は、予め想定される各種の伝送レートと、それらの各伝送レートにおいて周波数判別用周期データ（４Ｔの時間長）がとり得る各範囲とを対応付けるテーブルを記憶している。周波数判別デコーダ３９は、タイミングパルスがアクティブレベルから非アクティブレベルになり、平均化部３８から周波数判別用周期データが与えられたとき、その周波数判別用周期データが属する範囲に対応した伝送レートをテーブルから求め、その伝送レートを示す判別結果信号Ｄｆを制御部４に出力する。

図４は伝送レート判別回路３の動作を示すフローチャートである。上述した判別指令信号が制御部４から与えられると、伝送レート判別回路３では初期設定処理が行われる（ステップＳ１）。この初期設定処理では、タイミングパルス発生部３１により計測期間の計時を行うためのタイマのタイマ値が０μｓに初期設定される。また、最大値検出部３６により最大値がＴｍａｘに、最小値がＴｍｉｎに初期設定される。ここで、Ｔｍａｘは、想定される複数種類の伝送レートのうち最も高い伝送レートにおけるタイムスロット周期Ｔ（すなわち、最も短いＴ）の６倍よりも小さな値であり、Ｔｍｉｎは、想定される複数種類の伝送レートのうち最も低い伝送レートにおけるタイムスロット周期Ｔ（すなわち、最も長いＴ）の２倍よりも大きな値である。

初期設定処理終了後、立ち上がりエッジ検出部３２および立ち下がりエッジ検出部３３は、入力信号の立ち上がりエッジおよび立ち下がりエッジを各々検出する。そして、立ち上がりエッジ間隔測定カウンタ３４は、入力信号の立ち上がりエッジが検出される毎に、入力信号の立ち上がりエッジ間の間隔を示す周期データを出力し、立ち下がりエッジ間隔測定カウンタ３５は、入力信号の立ち下がりエッジが検出される毎に、入力信号の立ち下がりエッジ間の間隔を示す周期データを出力する（以上、ステップＳ２）。

最大値検出部３６は、立ち上がりエッジ間隔測定カウンタ３４または立ち下がりエッジ間隔測定カウンタ３５から周期データが出力される度に、その周期データが最大値より大きいか否かを判断し（ステップＳ３）、この判断結果が肯定的である場合にはその周期データを新たな最大値とする（ステップＳ４）。また、最小値検出部３７は、立ち上がりエッジ間隔測定カウンタ３４または立ち下がりエッジ間隔測定カウンタ３５から周期データが出力される度に、その周期データが最小値より小さいか否かを判断し（ステップＳ５）、この判断結果が肯定的である場合にはその周期データを新たな最小値とする（ステップＳ６）。以上のステップＳ２〜Ｓ６の処理は、タイミングパルス発生部３１内のタイマのタイマ値が１００μｓ未満であり、タイミングパルスがアクティブレベルを維持する間、継続的に繰り返される（ステップＳ７）。

タイミングパルス発生部３１内のタイマのタイマ値が１００μｓとなって計測期間が終了し、タイミングパルスがアクティブレベルから非アクティブレベルになると、平均化部３８は、その時点において最大値検出部３６および最小値検出部３７が各々出力している周期データの最大値と最小値を加算して２で割り、周波数判別用周期データを算出する（ステップＳ８）。上述した通り、タイムスロット周期がＴである場合にこの周波数判別用周期データは４Ｔの時間長を示している。

周波数判別デコーダ３９は、この周波数判別用周期データに基づいて、入力信号の伝送レートを判別し、例えば判別された伝送レートが３２ｋＨｚである場合にはＤｆ＝１、判別された伝送レートが４４．１ｋＨｚである場合にはＤｆ＝２、判別された伝送レートが４８ｋＨｚである場合にはＤｆ＝３、…といった具合に、伝送レートの判別結果を示す判別結果信号Ｄｆを出力する（ステップＳ９）。なお、入力信号の波形の乱れ等により入力信号の周期の検出が適切に行われないと、周波数判別用周期データが不適切な値となり、周波数判別用周期データに対応した伝送レートがテーブルを参照しても見つからないといった事態が発生し得る。そのような場合、周波数判別デコーダ３９は、判別結果信号Ｄｆとして、エラー発生を示すＤｆ＝０を出力する。

以上が本実施形態の詳細である。本実施形態の効果は次の通りである。
（１）立ち上がりエッジ間の周期と立ち下がりエッジ間の周期の計測結果に基づいて、ビット周波数に対応した周波数判別用周期データを算出するようにしているため、周期の計測に用いるクロックの周波数に関する要求が厳しくない。すなわち、多くの従来技術において提案されているように“０”または“１”の一方が連続する３Ｔのパターン長の計測結果に基づいてビット周波数を判別する場合には、計測に用いるクロックの周波数を高くする必要があったが、本実施形態では、６Ｔのパターン長に相当する立ち上がりエッジ間の周期と立ち下がりエッジ間の周期を計測すればよいので、計測に用いるクロックの周波数はそれほど高くしなくてもよい。

（２）計測期間を少なくとも２フレーム周期にすれば、ビット周波数の判別に必要な６Ｔのパターン長に対応した周期データの最大値と２Ｔのパターン長に対応した周期データの最小値が得られる。従って、特許文献１の技術に比べ、短時間で伝送レートを判別し、ＤＰＬＬの入力信号に対する同期捕捉を短時間のうちに完了させることができる。

（３）入力信号の立ち上がりエッジ間の周期および立ち下がりエッジ間の周期を測定し、周期データを発生させるので、周期データが入力信号のデューティサイクル歪みの影響を受けず、正確に伝送レートの判別を行うことができる。

（４）所定の計測期間内における周期データの最大値（６Ｔ相当）と最小値（２Ｔ相当）とを平均化して周波数判別用周期データ（４Ｔ）を算出するので、周波数判別用周期データ（４Ｔ）を算出のための演算を短時間で終わらせることができる。また、所定の計測期間内における周期データの最大値（６Ｔ相当）と最小値（２Ｔ相当）とを平均化して周波数判別用周期データ（４Ｔ）を算出するので、入力信号のジッタが周波数判別用周期データに与える影響を相殺し、周波数判別用周期データを正確に算出することができる。

（５）入力信号の立ち上がりエッジ間の周期の測定および立ち下がりエッジ間の周期の測定を並行して行うので、短時間のうちに周波数判別用周期データの算出に必要な全ての周期を測定することができる。

以上、この発明の一実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態では、所定の計測期間内における周期データの最大値（６Ｔ相当）と最小値（２Ｔ相当）とを平均化して周波数判別用周期データ（４Ｔ）を算出したが、周期データの最大値（６Ｔ相当）のみから周波数判別用周期データ（４Ｔ）を求めるようにしてもよい。

（２）伝送レート判別回路３から周波数判別デコーダ３９を削除して伝送レート測定回路とし、この伝送レート測定回路を用いてデジタル信号復調装置を構成してもよい。ここで、入力信号の伝送レートは、ジッタの影響により本来の目的とする伝送レートからずれている場合もあるが、伝送レート測定回路において平均化部３８が出力する周波数判別用周期データは、そのような入力信号の実際の伝送レートを示している。そこで、制御部４は、この周波数判別用周期データが示す伝送レートに適した周波数のクロックをＤＰＬＬ２が出力するようにＤＰＬＬ２内の可変周波数発振器２３およびループフィルタ２２の初期設定を行うのである。この態様によれば、入力信号の伝送レートが本来の目的とする伝送レートからずれる状況でも、ＤＰＬＬ２を迅速に同期捕捉に至らしめることができる。

この発明の一実施形態であるデジタル信号復調装置の構成を示すブロック図である。 同実施形態におけるＤＰＬＬ２の構成例を示すブロック図である。 同実施形態における伝送レート判別回路３の構成例を示すブロック図である。 同実施形態における伝送レート判別回路３の動作を示すフローチャートである。 ＳＰＤＩＦに規定された信号フォーマットを示す図である。

符号の説明

１……復調回路、２……ＤＰＬＬ、３……伝送レート判別回路、４……制御部、２１……位相比較器、２２……ループフィルタ、２３……可変周波数発振器、３１……タイミングパルス発生部、３２……立ち上がりエッジ検出部、３３……立ち下がりエッジ検出部、３４……立ち上がりエッジ間隔測定カウンタ、３５……立ち下がりエッジ間隔測定カウンタ、３６……最大値検出部、３７……最小値検出部、３８……平均化部、３９……周波数判別デコーダ。

Claims (3)

1. 入力信号における立ち上がりエッジ間のエッジ間隔を測定して周期データを出力する立ち上がりエッジ間隔測定手段と、
   前記入力信号における立ち下がりエッジ間のエッジ間隔を測定して周期データを出力する立ち下がりエッジ間隔測定手段と、
   前記立ち上がりエッジ間隔測定手段により出力される周期データおよび前記立ち下がりエッジ間隔測定手段により出力される周期データの所定の計測期間内における最大値を検出する最大値検出手段と、
   前記立ち上がりエッジ間隔測定手段により出力される周期データおよび前記立ち下がりエッジ間隔測定手段により出力される周期データの前記計測期間内における最小値を検出する最小値検出手段と、
   前記最大値検出手段により検出される最大値と前記最小値検出手段により検出される最小値とを平均化して周波数判別用周期データを算出する平均化部と、
   前記平均化部から得られる周波数判別用周期データに基づき、前記入力信号の伝送レートが予め想定された複数種類の伝送レートのいずれに該当するかを判別し、判別結果を出力する周波数判別デコーダと
   を具備することを特徴とする伝送レート判別回路。
2. クロックを発生する周波数可変の発振器を有し、前記発振器により発生されるクロックを入力信号に位相同期させる制御を行う位相同期ループと、
   前記位相同期ループから出力されるクロックに同期して前記入力信号からビットを抽出する復調処理を行う復調回路と、
   前記入力信号の伝送レートを判別する伝送レート判別回路と、
   前記復調回路に前記復調処理を開始させるとき、前記入力信号の伝送レートの判別および判別結果の出力を前記伝送レート判別回路に行わせ、前記伝送レートの判別結果に対応した周波数のクロックが前記位相同期ループから出力されるように前記位相同期ループの初期設定を行う制御部とを具備し、
   前記伝送レート判別回路は、
   前記入力信号における立ち上がりエッジ間のエッジ間隔を測定して周期データを出力する立ち上がりエッジ間隔測定手段と、
   前記入力信号における立ち下がりエッジ間のエッジ間隔を測定して周期データを出力する立ち下がりエッジ間隔測定手段と、
   前記立ち上がりエッジ間隔測定手段により出力される周期データおよび前記立ち下がりエッジ間隔測定手段により出力される周期データの所定の計測期間内における最大値を検出する最大値検出手段と、
   前記立ち上がりエッジ間隔測定手段により出力される周期データおよび前記立ち下がりエッジ間隔測定手段により出力される周期データの前記計測期間内における最小値を検出する最小値検出手段と、
   前記最大値検出手段により検出される最大値と前記最小値検出手段により検出される最小値とを平均化して周波数判別用周期データを算出する平均化部と、
   前記平均化部から得られる周波数判別用周期データに基づき、前記入力信号の伝送レートが予め想定された複数種類の伝送レートのいずれに該当するかを判別し、判別結果を出力する周波数判別デコーダとを具備することを特徴とするデジタル信号復調装置。
3. クロックを発生する周波数可変の発振器を有し、前記発振器により発生されるクロックを入力信号に位相同期させる制御を行う位相同期ループと、
   前記位相同期ループから出力されるクロックに同期して前記入力信号からビットを抽出する復調処理を行う復調回路と、
   前記入力信号の伝送レートを測定する伝送レート測定回路と、
   前記復調回路に前記復調処理を開始させるとき、前記入力信号の伝送レートの測定および測定結果の出力を前記伝送レート測定回路に行わせ、前記伝送レートの測定結果に対応した周波数のクロックが前記位相同期ループから出力されるように前記位相同期ループの初期設定を行う制御部とを具備し、
   前記伝送レート測定回路は、
   前記入力信号における立ち上がりエッジ間のエッジ間隔を測定して周期データを出力する立ち上がりエッジ間隔測定手段と、
   前記入力信号における立ち下がりエッジ間のエッジ間隔を測定して周期データを出力する立ち下がりエッジ間隔測定手段と、
   前記立ち上がりエッジ間隔測定手段により出力される周期データおよび前記立ち下がりエッジ間隔測定手段により出力される周期データの所定の計測期間内における最大値を検出する最大値検出手段と、
   前記立ち上がりエッジ間隔測定手段により出力される周期データおよび前記立ち下がりエッジ間隔測定手段により出力される周期データの前記計測期間内における最小値を検出する最小値検出手段と、
   前記最大値検出手段により検出される最大値と前記最小値検出手段により検出される最小値とを平均化して周波数判別用周期データを算出し、前記伝送レートの測定結果として出力する平均化部とを具備することを特徴とするデジタル信号復調装置。

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