JP2004022106A - デジタルオーディオインターフェース信号復調装置 - Google Patents

Abstract

【課題】幅広いサンプリング周波数範囲のデジタルオーディオインターフェース信号を復調できるフルデジタル化されたデジタルオーディオインターフェース信号復調装置を提供する。
【解決手段】エッジ検出回路１１によりデジタルオーディオインタースフェース信号ｓ１０１からエッジ検出信号ｓ１０２と後半検出信号ｓ１０３とを抽出し、エッジ検出信号ｓ１０２と後半検出信号ｓ１０３とを元に最大エッジ間隔検出回路１５により所定時間内のエッジ間隔の最大値を求め、エッジ間隔の最大値を元に判定回路１２の閾値を設定する。これにより、いかなるサンプリング周波数であっても１Ｔ、２Ｔ、３Ｔの判定を安定に行える。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルオーディオ機器間でデータの伝送に使用されるデジタルオーディオインターフェース信号を受信し、デジタルオーディオ信号を復調するフルデジタル化されたデジタルオーディオインターフェース信号復調装置に関するものである。
【０００２】
【従来の技術】
コンパクトディスク（ＣＤ）、デジタルオーディオテープレコーダ（ＤＡＴ）、ミニディスク（ＭＤ）などのデジタルオーディオ機器間でデジタルデータの伝送を行う規格としてＩＥＣ−９５８「デジタルオーディオインターフェース」がある。この規格の概要について以下に説明する。
【０００３】
図１０はデジタルオーディオインターフェース規格の概要を示すタイミング図である。このデジタルオーディオインターフェース規格は、図１０のように、チャネル１、チャネル２のデータが時分割で交互に伝送される形式となっている。１つのチャネルの１データに相当する単位をサブフレームと呼んでいる。各サブフレームは３２ビットから構成され、その内容は４ビットのプリアンブル、４ビットの予備ビット、２０ビットのオーディオサンプル情報、４ビットの付加情報からなる。付加情報はバリディティフラグＶ、ユーザーズビットＵ、チャネルステータスＣ、パリティＰからなる。
【０００４】
ＣＤやＤＡＴの１サンプルのオーディオデータは左チャンネルと右チャンネルの２チャンネルからなるので、チャネル１とチャネル２のサブフレーム２つが組になって１サンプルを構成し、この２つ分のサブフレームの周期がちょうどサンプリング周波数の逆数（１／Ｆｓ）に相当する。
【０００５】
プリアンブルは伝送時のサブフレームの同期を示すためのもので、ユニークなパターンとするために、３Ｔを先頭に含む変調を行っている。プリアンブルには、プリアンブルＢ（ＰＡｂ），プリアンブルＭ（ＰＡｍ），プリアンブルＷ（ＰＡｗ）の３種類のパターンがある。ＰＡｂは３Ｔ、１Ｔ、１Ｔ、３Ｔの組合せとなっており、ＰＡｍは３Ｔ、３Ｔ、１Ｔ、１Ｔの組合せとなっており、ＰＡｗは３Ｔ、２Ｔ、１Ｔ、２Ｔの組合せとなっている。チャネル１にはＰＡｂおよびＰＡｍが用いられ、チャネル２にはＰＡｗが用いられる。チャネル１でＰＡｂが用いられるのは、付加情報の同期のための１９２サンプルのブロックの先頭（すなわち図中のフレーム０）のみであり、それ以外のチャネル１のプリアンブルは全てＰＡｍとなる。
【０００６】
オーディオサンプル情報、予備ビットおよび付加情報はバイフェーズマーク変調されており、１Ｔと２Ｔのみで構成されている。具体的には、データ‘１’に対応するパターンは１Ｔが２個であり、データ‘０’に対応するパターンは２Ｔが１個である。
【０００７】
この規格に基づく信号を受信する回路として、過去にはアナログ回路でＰＬＬを実現する特開平１−４９１７７や特開平２−７７２０などのデジタルオーディオインターフェース信号復調装置があった。最近ではデジタル化が進み、特開２０００−１０５９７６のように、アナログＰＬＬを用いずにデジタル回路のみで復調する回路が用いられている。
【０００８】
以下、デジタル回路で構成されたデジタルオーディオインターフェース信号復調装置の従来例として、特開２０００−１０５９７６に示されたデジタルオーディオインターフェース信号復調装置について、簡単に説明する。
【０００９】
図１１は特開２０００−１０５９７６に示された従来例のデジタルオーディオインターフェース信号復調装置のブロック図である。
【００１０】
図１１において、エッジ検出回路１１１は、基準クロックＳ１００の正エッジでデジタルオーディオインターフェース信号Ｓ１０１のエッジを検出したエッジ検出信号Ｓ１０２と、基準クロックＳ１００の１クロック区間の後半にデジタルオーディオインターフェース信号Ｓ１０１のエッジがあったことを示す後半検出信号Ｓ１０３とを出力する。
【００１１】
判定回路１１２は、エッジ検出信号Ｓ１０２が入力されるごとに基準クロックＳ１００でエッジ検出信号Ｓ１０２の間隔をカウントした値を求め、この値を２倍した値に対し、後半検出信号Ｓ１０３が入力されていれば‘１’を加え、さらに直前の後半検出信号Ｓ１０３が入力されていれば‘１’を引いた半クロック単位の精度を持つ半クロックカウント値を算出する。この半クロックカウント値を予め定めたテーブル、例えば４から９、あるいは１０から１５、あるいは１６から２２と比較することで、それぞれ１Ｔ、２Ｔ、３Ｔを判定し、判定信号Ｓ１０４を出力する。
【００１２】
上記の数値の例は、基準クロックの周期が１Ｔの１／３になるような、基準クロックを用いた場合の値である。理想的な伝送波形の場合に、１Ｔが基準クロックで３カウント、すなわち半クロックカウント値はその２倍となる。同様に２Ｔ，３Ｔは各々半クロックカウント値がそれぞれ１２，１８になり、それに幅をもたせることで、上記のようなテーブルになる。
【００１３】
プリアンブル検出回路１１３は、１Ｔ、２Ｔ、３Ｔの判定信号Ｓ１０４から、‘３１１３’、‘３３１１’、‘３２１２’の３種類のいずれかの判定信号の信号列を検出すると、プリアンブル検出信号Ｓ１０５を出力する。
【００１４】
バイフェーズ復調回路１１４は、プリアンブル検出信号Ｓ１０５を基準にして、判定信号から２Ｔが入力されると‘０’を、１Ｔが連続して２回出力されると‘１’を出力することで、デジタルオーディオ信号Ｓ１０６を復調し出力する。
【００１５】
基準クロックＳ１００は、デジタルオーディオインターフェース信号Ｓ１０１の最小反転周期（１Ｔ）の半分に対応した周波数より高い任意の周波数のクロック信号でよい。例えばＣＤやＭＤで用いている１６．９３４４ＭＨｚ（４４．１ｋＨｚの３８４倍）のようなクロックを使うことができる。
【００１６】
以下、図２、図３、図４を用いて、図１１に示されたデジタルオーディオインターフェース信号復調装置の各部の動作を説明する。
【００１７】
図２はエッジ検出回路１１１の回路の一例を示す回路図である。このエッジ検出回路１１１は、ＤフリップフロップＤＦＦ１〜ＤＦＦ４および排他的論理和回路ＥＸＯＲ１，ＥＸＯＲ２で構成されている。このエッジ検出回路１１１では、デジタルオーディオインターフェース信号Ｓ１０１を基準クロックＳ１００の正エッジで打ち抜いた信号をｑ１とし、デジタルオーディオインターフェース信号Ｓ１０１を基準クロックＳ１００の負エッジで打ち抜いた信号をさらに正エッジで打ち直した信号をｎｑ１とすると、エッジ検出信号Ｓ１０２は信号ｑ１と信号ｑ１を正エッジで打ち抜いた信号との排他的論理和で生成される。また、後半検出信号Ｓ１０３は信号ｑ１と信号ｎｑ１との排他的論理和で生成される。
【００１８】
図３はエッジ検出回路１１１と判定回路１１２の動作タイミング図である。以下、図３を参照しながらエッジ検出回路１１１と判定回路１１２の動作を説明する。
【００１９】
基準クロックＳ１００に対し、デジタルオーディオインターフェース信号Ｓ１０１が図３のＡ、Ｂ、Ｃ、Ｄ、Ｅのように基準クロックＳ１００の半クロックを１として数えたときにそれぞれ６、７、６、７、１２となるように入力されたとする。エッジ検出回路１１１では、基準信号Ｓ１００の正エッジで打ち抜いた信号と、負エッジで打ち抜いて正エッジで打ち抜きなおした信号とはそれぞれｑ１とｎｑ１のような波形になる。信号ｑ１のエッジを検出したエッジ検出信号Ｓ１０２は、図３のように、デジタルオーディオインターフェース信号Ｓ１０１のエッジごとに出力される。また、信号ｑ１と信号ｎｑ１の排他的論理和から求めた後半検出信号Ｓ１０３は、図３のＢ、Ｃのように基準クロックの区間の後半にエッジがある場合にのみ出力される。
【００２０】
エッジ検出信号Ｓ１０２のエッジ間隔のカウント値ｃ（ｔ）と後半検出信号Ｓ１０３の値ｐ（ｔ）と前回の後半検出信号Ｓ１０３の値ｐ（ｔ−１）から、半クロックカウント値ｎ（ｔ）は、次式で与えられる。
【００２１】
ｎ（ｔ）　＝　−ｐ（ｔ−１）　＋　２×ｃ（ｔ）　＋　ｐ（ｔ）
ただし、ｐ（ｋ）は１または０のいずれかとなる。また、ｔおよびｋは、いずれも時刻を表す整数であり、基準クロックが１つ到来するごとに１インクリメントする。
【００２２】
したがって、Ａの入力に対しては、カウント値ｃが３で、後半検出信号Ｓ１０３は立っていないため、ｎ＝６になる。Ｂの入力に対しては、カウント値ｃが３で後半検出信号Ｓ１０３が今回立ったため、ｎ＝７になる。Ｃの入力に対しては、カウント値ｃが３で、後半検出信号Ｓ１０３が両方立っているため、ｎ＝６になる。同様に、Ｄはｎ＝７。Ｅはｎ＝１２となる。
【００２３】
判定回路１１２で、これらの値はあらかじめ設定したテーブルによって判定され、それぞれ１Ｔ、１Ｔ、１Ｔ、１Ｔ、２Ｔのように判定信号Ｓ１０４として出力される。
【００２４】
図４はプリアンブル検出回路１１３とバイフェーズ復調回路１１４の動作タイミング図である。以下、図４を参照しながらプリアンブル検出回路１１３とバイフェーズ復調回路１１４の動作を説明する。
【００２５】
プリアンブル検出回路１１３は、判定信号Ｓ１０４の並びから、‘３１１３’、‘３３１１’、‘３２１２’の３種類のいずれかのプリアンブルのパターンを検出してプリアンブル検出信号Ｓ１０５を出力する。プリアンブル検出信号Ｓ１０５は、プリアンブルパターンを検出し終わるとＬレベルになり、デジタルオーディオインターフェース信号の２８ビット目を過ぎるとＨレベルにすることで、生成する。
【００２６】
プリアンブル検出信号Ｓ１０５のＬレベル期間がバイフェーズマーク変調された部分になる。この動作と合わせて、プリアンブル検出回路１１３は、それ以後のシステム基準となるＦｓタイミング信号Ｓ１０７を出力する。プリアンブル検出信号Ｓ１０５は、サブフレームあたり１回の信号が出力されるが、Ｆｓタイミング信号は、チャネル１のサブフレームの間Ｌとなり、チャネル２のサブフレームの間Ｈとなる信号である。
【００２７】
バイフェーズ復調回路１１４は、プリアンブル検出信号Ｓ１０５がＬレベルになった所から、２Ｔなら０を、１Ｔが２個連続したら１を出力することで復調データを得る。この復調データからオーディオデータを分離してデジタルオーディオ信号Ｓ１０６を出力する。
【００２８】
【発明が解決しようとする課題】
しかしながら、従来のようなデジタルオーディオインターフェース信号復調装置では、判定回路１１１の判定基準となるしきい値が固定されていたため、任意のデータレートのデジタルオーディオインターフェース信号を復調することができなかった。
【００２９】
近年、ＤＶＤなど新たな機器の登場により、データレートとして、８８．２ｋＨｚや９６ｋＨｚ、１９２ｋＨｚなどのサンプリング周波数に対応したデジタルオーディオインターフェース信号が出てきている。また、ＭＰＥＧ２などの規格においては、２４ｋＨｚや１６ｋＨｚなどの低い周波数も規格化されてきている。このような幅広いサンプリング周波数に対応するには、多くの判定テーブルを用意しなければならない。
【００３０】
また、ＩＥＣ９５８規格には可変ピッチの伝送規格が定義されており、本来のサンプルレートの±１２．５％まで伝送レートが可変できる。このような信号を受信することを想定した場合、テーブルの値の設定が難しく、範囲を広げると、違うサンプリング周波数のデータと誤判定したりして、正しく受信できない。
【００３１】
したがって、本発明の目的は、幅広いサンプリング周波数範囲のデジタルオーディオインターフェース信号を復調できるデジタルオーディオインターフェース信号復調装置を提供することである。
【００３２】
【課題を解決するための手段】
上記の目的を達成するために、本発明のデジタルオーディオインターフェース信号復調装置は、以下に述べるような特徴を有している。
【００３３】
第１の発明のデジタルオーディオインターフェース信号復調装置は、デジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行うデジタルオーディオインターフェース信号復調装置であって、デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックを用いて、そのクロック区間内にデジタルオーディオインターフェース信号のエッジがあった場合にエッジ検出信号を出力し、さらにそのエッジがクロック区間の後半にある場合に後半検出信号を出力するエッジ検出回路と、エッジ検出信号と後半検出信号とを入力し、デジタルオーディオインターフェース信号の最新のエッジと一つ前のエッジとの間隔を計測し、所定時間内のエッジ間隔の最大値を検出してエッジ間隔の判定のための閾値設定信号を出力する最大エッジ間隔検出回路と、エッジ検出信号と後半検出信号とを入力し、閾値設定信号を元にエッジ間隔が１Ｔ、２Ｔ、３Ｔのいずれであるかを判定し判定信号を出力する判定回路と、判定信号を入力し、プリアンブルのパターンを検出してプリアンブル検出信号を出力するとともに、それ以後のシステムタイミング基準となるＦｓタイミング信号を出力するプリアンブル検出回路と、プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを備える。
【００３４】
上述のように、第１の発明によれば、所定時間内のエッジ間隔の最大値を検出し、それを受信信号の３Ｔのエッジ間隔とみなして、それを元に判定のための閾値を設定するため、各種の伝送レートに対して自動的に追従し復調可能である。
【００３５】
また、第２の発明のデジタルオーディオインターフェース信号復調装置は、デジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行うデジタルオーディオインターフェース信号復調装置であって、デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックを用いて、そのクロック区間内にデジタルオーディオインターフェース信号のエッジがあった場合にエッジ検出信号を出力し、さらにそのエッジがクロック区間の後半にある場合に後半検出信号を出力するエッジ検出回路と、エッジ検出信号と後半検出信号とを入力し、デジタルオーディオインターフェース信号の最新のエッジと一つ前のエッジとの間隔を計測し、所定時間内のエッジ間隔の最大値を検出してエッジ間隔の判定のための閾値設定信号を出力する最大エッジ間隔検出回路と、エッジ検出信号と後半検出信号とを入力し、閾値設定信号を元にエッジ間隔が１Ｔかそれ以外であるかを判定し判定信号を出力する１Ｔ判定回路と、判定信号を入力し、プリアンブルのうちのプリアンブルＷのパターンを検出してプリアンブルＷ検出信号を出力するとともに、それ以後のシステムタイミング基準となるＦｓタイミング信号を出力するプリアンブルＷ検出回路と、プリアンブルＷ検出信号と判定信号とを入力し、プリアンブルＷ検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを備える。
【００３６】
上述のように、本発明の第２の発明によれば、第１の発明において１Ｔ、２Ｔ、３Ｔの３つに判別し復調していたものが、プリアンブルＷのパターンの特徴に着目することにより１Ｔか２Ｔ以上かを判別するだけで同等の動作が行える。これにより、１Ｔと２Ｔの判別のマージンに比べて２Ｔと３Ｔの判別のマージンが少ないという課題を解決し、安定な復調装置を実現することができる。
【００３７】
また、第３の発明のデジタルオーディオインターフェース信号復調装置は、デジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行うデジタルオーディオインターフェース信号復調装置であって、デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックを用いて、そのクロック区間内にデジタルオーディオインターフェース信号のエッジがあった場合にエッジ検出信号を出力し、さらにそのエッジがクロック区間の後半にある場合に後半検出信号を出力するエッジ検出回路と、エッジ検出信号と後半検出信号とを入力し、デジタルオーディオインターフェース信号の最新のエッジと一つ前のエッジとの間隔を計測し、所定時間内のエッジ間隔の最大値を検出して判定のための閾値設定信号を出力する最大エッジ間隔検出回路と、エッジ検出信号と後半検出信号とを入力し、閾値設定信号を元にエッジ間隔が１Ｔ、２Ｔ、３Ｔのいずれであるかを判定し判定信号を出力する判定回路と、判定信号を入力し、プリアンブルのパターンを検出してプリアンブル検出信号を出力するとともに、それ以後のシステムタイミング基準となるＦｓタイミング信号を出力するプリアンブル検出回路と、Ｆｓタイミング信号を入力し、Ｆｓタイミング信号を元に補正Ｆｓタイミング信号を出力するとともに、所定時間以上プリアンブルが来ない場合にも強制的に補正Ｆｓタイミング信号を出力するＦｓタイミング保護回路と、プリアンブル検出信号と判定信号とを入力し、プリアンブル検出信号をタイミング基準にして判定信号からデジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを有する。
【００３８】
デジタルオーディオインターフェース信号復調装置を用いたシステムを構成する場合、受信したデータタイミングに同期してシステムが動くことが基本であり、デジタルオーディオインターフェース信号復調装置が出力するＦｓタイミング信号を基準にしてマイコン等が動作するが、入力信号が途絶した場合にＦｓタイミング信号が出なくなり、システムとしてデッドロックが起こるおそれがある。特に本発明のように、幅広いサンプリング周波数範囲の入力信号を復調できるデジタルオーディオインターフェース信号復調装置の場合、何も対策しなければ、サンプリング周波数が著しく低いのか入力が途絶したのか判別ができず、デッドロックの危険性が高い。上述のような第３の発明によれば、所定時間以上プリアンブルが来ない場合にも強制的に補正Ｆｓタイミング信号を出力するＦｓタイミング保護回路を設けたことにより、システム全体のデッドロックを回避することができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００４０】
（第１の実施の形態）
図１を参照して、本発明の第１の実施の形態にかかるデジタルオーディオインターフェース信号復調装置について説明する。
【００４１】
図１は、本発明の第１実施の形態にかかるデジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。図１において、エッジ検出回路１１は、従来例におけるエッジ検出回路１１１と全く同等の動作をする。実際には、図２の回路をそのまま用いても良い。
【００４２】
最大エッジ間隔検出回路１５は、エッジ検出回路１１から受け取ったエッジ検出信号Ｓ１０２および後半検出信号Ｓ１０３を元に、デジタルオーディオインターフェース信号Ｓ１０１の最新のエッジと一つ前のエッジとの間隔を計測し、所定時間内のエッジ間隔の最大値を検出して、それを元に閾値設定信号Ｓ１０８を出力する。１Ｔ、２Ｔ、３Ｔの判別を行うため、閾値設定信号は１．５Ｔおよび２．５Ｔに相当する信号が出力される。
【００４３】
判定回路１２は、エッジ検出信号Ｓ１０２と後半検出信号Ｓ１０３とを入力し、閾値設定信号Ｓ１０８を元にエッジ間隔が１Ｔ、２Ｔ、３Ｔのいずれであるかを判定し判定信号Ｓ１０４として出力する。１Ｔ、２Ｔ、３Ｔを判定するための閾値の設定方法が異なるだけで、動作タイミング自体は従来例と変わらず、例えば図３のように動作する。
【００４４】
プリアンブル検出回路１３は、従来例におけるプリアンブル検出回路１１３と全く同等の動作をする。すなわち、プリアンブル検出回路１３は、判定信号Ｓ１０４から、‘３１１３’、‘３３１１’、‘３２１２’の３種類のいずれかの判定信号の信号列を検出すると、プリアンブル検出信号Ｓ１０５を出力する。
【００４５】
バイフェーズ復調回路１４は、従来例におけるバイフェーズ復調回路１１４と全く同等の動作をし、データ部分のバイフェーズ信号を復調する。
【００４６】
すなわち、このデジタルオーディオインターフェース信号復調装置は、従来例において１Ｔ、２Ｔ、３Ｔを判別するための閾値を判定回路１１２のテーブルに予め定めていたのに対し、第１の実施の形態では、最大エッジ間隔検出回路１５で所定時間内のエッジ間隔の最大値を検出して、それを元に判定回路１２の閾値を設定しているところに特徴がある。
【００４７】
図５は、図１の最大エッジ間隔検出回路１５の構成の一例を示すブロック図である。図５において、エッジ間隔検出回路５１は、エッジ検出信号Ｓ１０２と後半検出信号Ｓ１０３とから、デジタルオーディオインターフェース信号Ｓ１０１の最新のエッジと一つ前のエッジとの間隔を計測し、エッジ間隔信号Ｓ５０１を出力する。
【００４８】
基準タイミング発生回路５２は、内部のクロック基準をベースに、固定周期の基準タイミング信号Ｓ５０２を発生する。周期はシステム毎に異なるが、例としてサンプリング周波数が１６ｋＨｚのデジタルオーディオインターフェース信号を受信できるようにしようと考えた場合、１６ｋＨｚの逆数よりも大きい時間、例えば１００μｓｅｃなどに設定する。
【００４９】
区間最大値検出回路５３は、基準タイミング信号Ｓ５０２の１周期の中で、エッジ間隔信号Ｓ５０１の最大値を見つけ、区間最大値信号Ｓ５０３を出力する。上述のように、基準タイミングの周期が対応するサンプリング周波数の逆数より大きい値に設定されていれば、区間には２つ以上のプリアンブル信号が含まれるため、それらのプリアンブル信号の中の３Ｔのうち最も大きいと計測されたものになる。
【００５０】
閾値設定信号生成回路５４は、区間最大値信号Ｓ５０３を元に、閾値設定信号Ｓ１０８を出力する。実際に必要な閾値は、１Ｔと２Ｔを判別する閾値と、２Ｔと３Ｔを判別する閾値の２つである。区間最大値をＭとしたとき、Ｍが３Ｔに近い値と仮定して、１Ｔと２Ｔの閾値にはＭ／２を、また２Ｔと３Ｔの閾値には５Ｍ／６を出力する。
【００５１】
実際の伝送路を通ったデジタルオーディオインターフェース信号は、雑音や波形干渉などで伝送波形の形が崩れてきている。エッジ間隔は、３Ｔが若干長めに、また１Ｔが若干短めにでる傾向にある。所定時間内のエッジ間隔の最大値Ｍは、３Ｔから３．２Ｔくらいの値となる。したがって、Ｍ／２は１．５Ｔ〜１．６Ｔ、５Ｍ／６は２．５Ｔ〜２．６７Ｔあたりの値になる。例えば３Ｔを２Ｔと誤判定するまでに０．３３Ｔのマージンがあることになり、ほとんどの場合これで正しく判定できる。
【００５２】
このように、第１の実施の形態では、受信した信号から直接閾値を設定しているため、デジタルオーディオインターフェース信号の伝送レートすなわちサンプリング周波数をあらかじめ知らなくても復調が可能であり、事前にテーブルを用意する必要もなく、幅広いサンプリング周波数のデジタルオーディオインターフェース信号を受信・復調することが可能である。
【００５３】
（第２の実施の形態）
図６を参照して、本発明の第２の実施の形態にかかるデジタルオーディオインターフェース信号復調装置について説明する。
【００５４】
図６は、本発明の第２の実施の形態にかかるデジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。図６におけるエッジ検出回路６１は図１のエッジ検出回路１１と同じである。
【００５５】
１Ｔ判定回路６２はエッジ間隔が１Ｔかそれ以外であるかのみを判定する構成で、図１の判定回路１２のように、１Ｔ，２Ｔ，３Ｔの判定を行うものではない。
【００５６】
最大エッジ間隔検出回路６５は、図１の最大エッジ検出回路１５と同じであるが、１Ｔ判定回路６２が、１Ｔと２Ｔとの判別のための閾値のみしか必要としないため、２Ｔと３Ｔの判別のための閾値は出力する必要がない。
【００５７】
プリアンブルＷ検出回路６３は、プリアンブルＷを検出するものである。１Ｔ判定回路６２が出力する判定信号Ｓ１０４ａには、１Ｔか２Ｔ以上かのみが出力されるため、２Ｔと３Ｔを識別することはできない。ここでは仮にこれを、全て２Ｔとして出力するものとする。このとき、プリアンブルＷのみがユニークな信号並びとなるため、プリアンブルＷを検出することが可能であり、この原理の詳細は、後程図７を用いて説明する。
【００５８】
プリアンブルＷ検出回路６３が出力するプリアンブルＷ検出信号Ｓ１０９は、波形的には図１のプリアンブル検出信号Ｓ１０５と同じものになる。具体的には、プリアンブルＷのみから同じ波形を発生するために、プリアンブルＷを検出した後２８ビット間Ｌとなり、その後４ビット間Ｈとなり、その後の２８ビット間は再びＬとなる。これにより、プリアンブルＢまたはＭが来なくても、バイフェーズマーク変調された区間に相当する信号を出力する。
【００５９】
プリアンブルＷ検出回路６３は、同時に、検出したプリアンブルＷのタイミングを基準に、Ｆｓタイミング信号Ｓ１０７を出力する。具体的には、Ｆｓタイミング信号Ｓ１０７は、プリアンブルＷを検出し終わってから２８ビット目までがチャネル２であるとしてＨレベルになり、その後３２ビットの間はチャネル１であるとしてＬレベルになり、それ以後は次のチャネル２であるとしてＨレベルに戻る。Ｈレベルに戻った後、次のプリアンブルＷが検出されれば、再び同様にＨ、Ｌ、Ｈの形を繰り返す。このような動作により、Ｆｓタイミング信号Ｓ１０７は、図１におけるＦｓタイミング信号と全く同じ波形となる。
【００６０】
バイフェーズ復調回路６４は、図１のバイフェーズ復調回路１４と同じ動作をする。プリアンブルＷ検出信号Ｓ１０９が、図１におけるプリアンブル検出信号Ｓ１０５と同じ波形になるため、図１の時と同じ動作でバイフェーズ復調をし、デジタルオーディオ信号Ｓ１０６を出力する。
【００６１】
図７は、図６のデジタルオーディオインターフェース信号復調装置において、１Ｔ判定回路６２とプリアンブルＷ検出回路６３によってデータ判定とプリアンブル検出が行われる原理を説明するための図である。図７（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ、プリアンブルＢ（ＰＡｂ）、プリアンブルＭ（ＰＡｍ）、プリアンブルＷ（ＰＡｗ）、それ以外のデータ部に対応する図である。それぞれの図で、上段はデジタルオーディオインターフェース信号の波形、下段はそれが入力されたときの１Ｔ判定回路での判定結果を示している。
【００６２】
図７で、「２Ｔ◆」と書かれているのは、２Ｔと３Ｔを判別しないために、本来は３Ｔである信号が２Ｔとして判定されていることを表している。図７（ａ）はＰＡｂが入力された場合であり、２Ｔ、１Ｔ、１Ｔ、２Ｔと検出される。図７（ｂ）はＰＡｍが入力された場合であり、２Ｔ、２Ｔ、１Ｔ、１Ｔと検出される。図７（ｃ）はＰＡｗが入力された場合であり、２Ｔ、２Ｔ、１Ｔ、２Ｔと検出される。図７（ｄ）はプリアンブル以外の部分の場合であり、本来２Ｔの部分は２Ｔ、本来１Ｔの部分は１Ｔと正しく検出される。
【００６３】
図７（ｄ）のようなプリアンブル以外の部分では、データ‘１’に対応するパターンは１Ｔが２個であり、データ‘０’に対応するパターンは２Ｔが１個であるという原則から、１Ｔは必ず２個ペアで現れる。図７（ａ）と図７（ｂ）にあるように、ＰＡｂとＰＡｍにおいても、１Ｔは必ず２個ペアで現れる。それに対し、図７（ｃ）のＰＡｗの場合のみ、２Ｔに挟まれて１Ｔが１個だけあるので、１Ｔがペアで現れないパターンになる。すなわち、２Ｔ、１Ｔ、２Ｔの並びが発生することを検出すれば、プリアンブルＷを検出することができる。
【００６４】
以上述べたように、図６のデジタルオーディオインターフェース信号復調装置では、１Ｔ判定回路６２とプリアンブルＷ検出回路６３とによってデータ判定ができるため、最大エッジ間隔検出回路６５は、閾値設定信号Ｓ１０８として、１Ｔと２Ｔの判別のための閾値信号のみしか出力しなくても良い。区間最大値をＭとしたとき、第１の実施の形態では、１Ｔと２Ｔの閾値にはＭ／２を、また２Ｔと３Ｔの閾値には５Ｍ／６を出力していた。それらのうち１／２倍は簡単な１ビットシフトで実現できるが、５／６倍するには演算回路かテーブル引きが必要であった。ところが、第２の実施の形態の場合、２Ｔと３Ｔを判別する閾値を出力しなくてよくなるので、５／６倍する演算が不要となり、回路規模を大幅に削減できる。
【００６５】
また、第１の実施の形態の説明で述べたように、所定時間内のエッジ間隔の最大値Ｍは、３Ｔ〜３．２Ｔくらいの値となるため、Ｍ／２は１．５Ｔ〜１．６Ｔ、５Ｍ／６は２．５Ｔ〜２．６７Ｔあたりの値になる。２Ｔと３Ｔの閾値が２．６７になった場合、３Ｔちょうどの信号とのマージンは０．３３Ｔである。一方、１Ｔと２Ｔの閾値が１．６Ｔになった場合、２Ｔちょうどの信号とのマージンは０．４Ｔである。デジタルオーディオインターフェース信号復調装置全体としての動作マージンは、最も動作マージンの少ないところで決まるが、図６のデジタルオーディオインターフェース信号復調装置では、２Ｔと３Ｔの判別を必要としないため、マージンが０．４Ｔまで拡大し、より安定な受信動作を実現することができる。
【００６６】
（第３の実施の形態）
図８を参照して、本発明の第３の実施の形態にかかるデジタルオーディオインターフェース信号復調装置について説明する。
【００６７】
図８は、本発明の第３実施の形態にかかるデジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。図８において、エッジ検出回路８１は、図１のエッジ検出回路１１と同じである。最大エッジ間隔検出回路８５は、図１の最大エッジ間隔検出回路１５と同じである。判定回路８２は、図１の判定回路１２と同じである。エッジ検出回路８１と最大エッジ間隔検出回路８５、判定回路８２の動きも図１の場合と全く同じであり、デジタルオーディオインターフェース信号Ｓ１０１を元に１Ｔ、２Ｔ、３Ｔを判定し、判定信号Ｓ１０４として出力する。
【００６８】
プリアンブル検出回路８３は、図１のプリアンブル検出回路１３と同様に、プリアンブル検出信号Ｓ１０５とＦｓタイミング信号Ｓ１０７とを出力する。バイフェーズ復調回路８４は、図１のバイフェーズ復調回路１４と全く同じ動作をし、判定信号Ｓ１０４とプリアンブル検出信号Ｓ１０５とを入力して、バイフェーズ復調を行い、デジタルオーディオ信号Ｓ１０６を出力する。
【００６９】
Ｆｓタイミング保護回路８６は、プリアンブル検出回路８３からＦｓタイミング信号Ｓ１０７を受け取り、異常状態時の保護処理をした後、補正Ｆｓタイミング信号Ｓ１０９として出力する。
【００７０】
図８のデジタルオーディオインターフェース信号復調装置では、Ｆｓタイミング信号Ｓ１０７はそのまま直接外へは出力されず、いったんＦｓタイミング保護回路８６へ渡され、異常状態の保護処理がなされた補正Ｆｓタイミング信号Ｓ１０９が外部に出力される。
【００７１】
図９は、図８のＦｓタイミング保護回路８６の構成の一例を示すブロック図である。図９において、プリアンブル間隔検出カウンタ９１は、Ｆｓタイミング信号Ｓ１０７を入力し、自分の基準クロックでＦｓタイミング信号Ｓ１０７のエッジからの経過時間をカウントし、カウント値Ｓ１９１を出力する。具体的には、Ｆｓタイミング信号Ｓ１０７のエッジが来ると０になり、その後クロックによってカウントアップされていく。
【００７２】
プリアンブル間隔判定回路９２は、カウント値Ｓ１９１を入力し、あらかじめ設定した所定値に達した場合に、リセット信号Ｓ１９２を出力するとともに、内挿プリアンブル信号Ｓ１９３を発生する。リセット信号Ｓ１９２はプリアンブル間隔検出カウンタ９１に渡され、プリアンブル間隔検出カウンタ９１のカウント値を強制的に０にリセットする。
【００７３】
ここでの所定値としては、デジタルオーディオインターフェース信号復調装置が対応するサンプリング周波数の下限より少し低い周波数に対応した値が用いられる。例えば、対応サンプリング周波数の下限を１６ｋＨｚとした場合には、サンプリング周波数が１５ｋＨｚに相当するプリアンブル間隔の値などが用いられる。
【００７４】
すなわち、プリアンブル間隔検出カウンタ９１とプリアンブル間隔判定回路９２を合わせた動作としては、Ｆｓタイミング信号Ｓ１０７のエッジ間隔が正常状態、すなわち定期的にエッジが来ていれば、カウント値Ｓ１９１が所定値に達する前にカウンタがクリアされるので、リセット信号Ｓ１９２および内挿プリアンブル信号Ｓ１９３は発生しない。
【００７５】
入力信号が途絶し、Ｆｓタイミング信号Ｓ１０７のエッジが来なくなった場合には、カウント値Ｓ１９１が所定値に達し、内挿プリアンブル信号Ｓ１９３を発生するとともにプリアンブル間隔検出カウンタ９１をリセットする。その後再びプリアンブル検出カウンタ９１は再びカウントアップを続け、また所定値に達したら同じ動作を繰り返す。つまり、Ｆｓタイミング信号のエッジがずっと来ない場合には、プリアンブル間隔判定回路９２に設定された所定値ごとの繰り返し動作を行い、周期的に内挿プリアンブル信号を発生させる。
【００７６】
Ｆｓタイミング発生回路９３は、通常時はＦｓタイミング信号Ｓ１０７をそのまま補正Ｆｓタイミング信号Ｓ１０９として出力するが、内挿プリアンブル信号Ｓ１９３が来た場合には、内挿プリアンブル信号Ｓ１９３に応答して補正Ｆｓタイミング信号のエッジを強制的に発生させる。
【００７７】
すなわち、補正Ｆｓタイミング信号Ｓ１０９は、デジタルオーディオインターフェース信号Ｓ１０１に正常な信号が供給されている場合にはそれに対応したタイミング信号を出力し、入力信号が途絶した場合、もしくは正常なプリアンブルパターンを含まない異常信号の場合にあっても、内挿プリアンブル信号によって最長のエッジ間隔が保証されて出力される。
【００７８】
デジタルオーディオインターフェース信号復調装置が出力するＦｓタイミング信号は、例えばマイコンの割り込み信号などに使用され、データの送受信に用いられたりする。このとき、従来のようにＦｓタイミング信号を直接出力していた場合には、入力のデジタルオーディオインターフェース信号Ｓ１０１が途絶したとき、割り込みが入らず、システム構成によってはシステムがデッドロックする危険性がある。
【００７９】
第３の実施の形態にかかるデジタルオーディオインターフェース信号復調装置のような構成を用いれば、入力信号の途絶時にも補正Ｆｓタイミング信号ｓ１０９は出力されるため、マイコンは定期的に割り込みを受け付けることができるので、デッドロックを回避することができる。
【００８０】
なお、以上の説明では、特開２０００−１０５９７６に示されたデジタルオーディオインターフェース信号復調装置と同様の構成要素を多く用いて説明してきたが、例えばエッジ検出回路は、負エッジを使わない方法でも良い。正エッジだけでエッジ検出を行う場合には、基準クロックの周波数をより高くしなければ動作しないが、基準クロックの周波数さえ必要な周波数になっていれば、本発明を適用することができる。
【００８１】
また、最大エッジ間隔検出回路は、単純に所定時間内のエッジ間隔の最大値を検出するようにしているが、ハードウェアの追加によって、最大値と２番目に大きい値を保持してその平均を取るなど、検出精度向上のためにより複雑な検出方法をとることも可能である。
【００８２】
【発明の効果】
以上のように、第１の発明によれば、所定時間内のエッジ間隔の最大値を検出し、それを３Ｔのエッジ間隔とみなして判定のための閾値を設定するため、各種の伝送レートに対して自動的に追従し復調可能である。
【００８３】
また、第２の発明によれば、プリアンブルＷのパターンの特徴に着目することにより１Ｔか２Ｔ以上かを判別するだけで従来と同等の復調動作が行えるため、基準クロックの周波数が低い場合に２Ｔと３Ｔの判別がしにくいという課題を解決し、安定な復調装置を実現することができる。
【００８４】
また、第３の発明によれば、所定時間以上プリアンブルが来ない場合にも強制的にＦｓタイミング信号を出力するＦｓタイミング保護回路を設けたことにより、システム全体のデッドロックを回避することができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施の形態にかかるデジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図２】図２は、図１１のエッジ検出回路の構成の一例を示すブロック図である。
【図３】図３は、図１１のエッジ検出回路と判定回路の動作タイミング図である。
【図４】図４は、図１１のバイフェーズ復調回路の動作タイミング図である。
【図５】図５は、図１の最大エッジ間隔検出回路の構成の一例を示すブロック図である。
【図６】図６は、本発明の第２の実施の形態にかかるデジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図７】図７は、図６のデジタルオーディオインターフェース信号復調装置において、１Ｔ判定回路とプリアンブルＷ検出回路によってデータ判定とプリアンブル検出が行われる原理を説明するための図である。
【図８】図８は、本発明の第３の実施の形態にかかるデジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図９】図９は、図８のＦｓタイミング保護回路の構成の一例を示すブロック図である。
【図１０】図１０は、デジタルオーディオインターフェース規格の概要を説明するための図である。
【図１１】図１１は、従来のデジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【符号の説明】
１１　　エッジ検出回路
１２　　判定回路
１３　　プリアンブル検出回路
１４　　バイフェーズ復調回路
１５　　最大エッジ間隔検出回路
５１　　エッジ間隔検出回路
５２　　基準タイミング発生回路
５３　　区間最大値検出回路
５４　　閾値設定信号生成回路
６１　　エッジ検出回路
６２　　１Ｔ判定回路
６３　　プリアンブルＷ検出回路
６４　　バイフェーズ復調回路
６５　　最大エッジ間隔検出回路
８１　　エッジ検出回路
８２　　判定回路
８３　　プリアンブル検出回路
８４　　バイフェーズ復調回路
８５　　最大エッジ間隔検出回路
８６　　Ｆｓタイミング保護回路
９１　　プリアンブル間隔検出カウンタ
９２　　プリアンブル間隔判定回路
９３　　Ｆｓタイミング発生回路
１１１　　エッジ検出回路
１１２　　判定回路
１１３　　プリアンブル検出回路
１１４　　バイフェーズ復調回路
Ｓ１００　　基準クロック
Ｓ１０１　　デジタルオーディオインターフェース信号
Ｓ１０２　　エッジ検出信号
Ｓ１０３　　後半検出信号
Ｓ１０４　　判定信号
Ｓ１０４ａ　　判定信号
Ｓ１０５　　プリアンブル検出信号
Ｓ１０６　　デジタルオーディオ信号
Ｓ１０７　　Ｆｓタイミング信号
Ｓ１０８　　閾値設定信号
Ｓ１０９　　プリアンブルＷ検出信号
Ｓ１９１　　カウント値
Ｓ１９２　　リセット信号
Ｓ１９３　　内挿プリアンブル信号
Ｓ５０１　　エッジ間隔信号
Ｓ５０２　　基準タイミング信号
Ｓ５０３　　区間最大値検出信号

Claims (5)

1. デジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行うデジタルオーディオインターフェース信号復調装置であって、
   前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックを用いて、そのクロック区間内に前記デジタルオーディオインターフェース信号のエッジがあった場合にエッジ検出信号を出力し、さらにそのエッジが前記クロック区間の後半にある場合に後半検出信号を出力するエッジ検出回路と、
   前記エッジ検出信号と前記後半検出信号とを入力し、前記デジタルオーディオインターフェース信号の最新のエッジと一つ前のエッジとの間隔を計測し、所定時間内のエッジ間隔の最大値を検出してエッジ間隔の判定のための閾値設定信号を出力する最大エッジ間隔検出回路と、
   前記エッジ検出信号と前記後半検出信号とを入力し、前記閾値設定信号を元にエッジ間隔が１Ｔ、２Ｔ、３Ｔのいずれであるかを判定し判定信号を出力する判定回路と、
   前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するとともに、それ以後のシステムタイミング基準となるＦｓタイミング信号を出力するプリアンブル検出回路と、
   前記プリアンブル検出信号と前記判定信号とを入力し、前記プリアンブル検出信号をタイミング基準にして前記判定信号から前記デジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを備えたデジタルオーディオインターフェース信号復調装置。
2. 前記最大エッジ間隔検出回路は、
   前記エッジ検出信号と前記後半検出信号とを入力し、エッジ間隔を計測してエッジ間隔信号を出力するエッジ間隔検出回路と、
   内部クロックをカウントして一定間隔の基準タイミング信号を発生する基準タイミング発生回路と、
   前記基準タイミング信号の区間ごとに前記エッジ間隔信号の最大値を求めて、区間最大値信号として出力する区間最大値検出回路と、
   前記区間最大値信号を１／２倍して１Ｔと２Ｔの閾値とし、同時に前記区間最大値信号を５／６倍して２Ｔと３Ｔの閾値とし、これらを閾値設定信号として出力する閾値設定信号生成回路とによって構成されることを特徴とする請求項１に記載のデジタルオーディオインターフェース信号復調装置。
3. デジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行うデジタルオーディオインターフェース信号復調装置であって、
   前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックを用いて、そのクロック区間内に前記デジタルオーディオインターフェース信号のエッジがあった場合にエッジ検出信号を出力し、さらにそのエッジが前記クロック区間の後半にある場合に後半検出信号を出力するエッジ検出回路と、
   前記エッジ検出信号と前記後半検出信号とを入力し、前記デジタルオーディオインターフェース信号の最新のエッジと一つ前のエッジとの間隔を計測し、所定時間内のエッジ間隔の最大値を検出してエッジ間隔の判定のための閾値設定信号を出力する最大エッジ間隔検出回路と、
   前記エッジ検出信号と前記後半検出信号とを入力し、前記閾値設定信号を元にエッジ間隔が１Ｔかそれ以外であるかを判定し判定信号を出力する１Ｔ判定回路と、
   前記判定信号を入力し、前記プリアンブルのうちのプリアンブルＷのパターンを検出してプリアンブルＷ検出信号を出力するとともに、それ以後のシステムタイミング基準となるＦｓタイミング信号を出力するプリアンブルＷ検出回路と、前記プリアンブルＷ検出信号と前記判定信号とを入力し、前記プリアンブルＷ検出信号をタイミング基準にして前記判定信号から前記デジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを備えたデジタルオーディオインターフェース信号復調装置。
4. デジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるデジタルオーディオインターフェース信号の復調を行うデジタルオーディオインターフェース信号復調装置であって、
   前記デジタルオーディオインターフェース信号を入力し、入力信号の最小反転周期の半分より短い周期でかつ入力信号とは必ずしも同期しない基準クロックを用いて、そのクロック区間内に前記デジタルオーディオインターフェース信号のエッジがあった場合にエッジ検出信号を出力し、さらにそのエッジが前記クロック区間の後半にある場合に後半検出信号を出力するエッジ検出回路と、
   前記エッジ検出信号と前記後半検出信号とを入力し、前記デジタルオーディオインターフェース信号の最新のエッジと一つ前のエッジとの間隔を計測し、所定時間内のエッジ間隔の最大値を検出してエッジ間隔の判定のための閾値設定信号を出力する最大エッジ間隔検出回路と、
   前記エッジ検出信号と前記後半検出信号とを入力し、前記閾値設定信号を元にエッジ間隔が１Ｔ、２Ｔ、３Ｔのいずれであるかを判定し判定信号を出力する判定回路と、
   前記判定信号を入力し、前記プリアンブルのパターンを検出してプリアンブル検出信号を出力するとともに、それ以後のシステムタイミング基準となるＦｓタイミング信号を出力するプリアンブル検出回路と、
   前記Ｆｓタイミング信号を入力し、前記Ｆｓタイミング信号を元に補正Ｆｓタイミング信号を出力するとともに、所定時間以上プリアンブルが来ない場合にも強制的に補正Ｆｓタイミング信号を出力するＦｓタイミング保護回路と、
   前記プリアンブル検出信号と前記判定信号とを入力し、前記プリアンブル検出信号をタイミング基準にして前記判定信号から前記デジタルオーディオ信号を復調して出力するバイフェーズ復調回路とを備えたデジタルオーディオインターフェース信号復調装置。
5. 前記Ｆｓタイミング保護回路は、
   前記Ｆｓタイミング信号を入力し、プリアンブル先頭に対応した前記Ｆｓタイミング信号のエッジ位置からの時刻をカウントしてカウント値を出力するプリアンブル間隔検出カウンタと、
   前記カウント値を入力し、カウント値が所定値に達した場合に前記プリアンブル間隔検出カウンタをリセットするリセット信号を出力するとともに、内挿プリアンブル信号を発生させるプリアンブル間隔判定回路と、
   前記Ｆｓタイミング信号および内挿プリアンブル信号を入力し、前記Ｆｓタイミング信号または内挿プリアンブル信号があった場合に前記補正Ｆｓタイミング信号を発生するＦｓタイミング発生回路とによって構成されることを特徴とする請求項４に記載のデジタルオーディオインターフェース信号復調装置。

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