JPH02193431A - データ復調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１例えばディジタルオーディオインク−フェー
スフォーマットに準じて与えられるディジタル信号を受
信しデータ復調を行なう装置に関し特にその同期検出部
及びクロック抽出部の改良に関するものである。

〔従来の技術〕

ディジタルオーディオ装置間の相互接続を行なう伝送規
格として日本電子機械工業会（ＥＩＡＪ）ＣＰ−３４０
「ディジタルオーディオインターフェース」フォーマッ
トがある。

本発明を説明するに際し、まず、この規格の概略を説明
する。

第４図にその信号フォーマット構成を示す。１７Ｌ／−
ムは、それぞれ左チャンネル（Ｌｃｈ）　、右ｆヤンネ
ル（Ｒｃｈ）のオーディオデータを含む２つのサブフレ
ームから成っており、ｌサブフレームは３２ビツトから
構成される。サブフレームの先頭４ビツトは同期プリア
ンプル信号５ＹＮＣがあり、サブフレーム識別信号と同
期信号とを兼ねている。

次の４ビツトは予備ビットでありオーディオオキジヤリ
情報または後述するオーディオデータの拡眼用として使
用される。次の２０ビツトはオーディオサンプルビット
であって、例えばＣＤのように１６ビツトのオーディオ
データを伝送するときには、図示のように、Ｄｌの部分
に格納し、Ｄ０部分は　０レベルとすることになってい
る。また、サブフレームの最後の４ビツトはコントロー
ル信号でありＶはバリデイティフラグと呼ばれ、　０　
ならばオーディオデータが正しいもの、°１°ならばオ
ーディオデータが補正されたものであることを示す。

Ｕはユーザーデータビットで時間情報や曲頭信号などが
格納される。Ｃはチャンネルステータスビットであり、
オーディオデータに関連する制御信号としてサンプリン
グ周波数、コピー禁止の有無。

エンファシスの有無等の情報が格納される。また、最後
のＰはパリティビットで同期プリアンプル信号５ＹＮＣ
を除＜２４ビツトの＠Ｏ′と°１ゝの数がそれぞれ偶数
になるようにこのビットが決められている。

伝送路上では、同期プリアンプル信号Ｓ　ＹＮＣを除（
各データは、バイフェーズマーク方式という変調が施さ
れ、同期プリアンプル信号５ＹＮＣ部はバイフェーズ変
調では出現しないビットパターンを採用することにより
同期プリアンプル信号５ＹＮＣの検出をビットパターン
により検出可能としている。

この同期プリアンプル信号５ＹＮＣのビットパターンは
データの反転問題、すなわち°０°レベルまたは°１２
レベルの続（時間が他のデータ部より長（設定されてい
る。

ところで、このようなフォーマットによる信号を受信す
る装置としてＤＡコンバータを塔載したいわゆるＤＡコ
ンバータユニットやディジタルオーディオチーブレコー
ダ（ＤＡＴ）があるが、いずれに於ても受信信号中の同
期プリアンプル信号５ＹＮＣを検出し、それを利用して
クロック抽出を行ない受信データの復調を行なっている
。

第５図にこの種自己同期シリアル伝送方式の受信装置の
データ復調回路のブロック構成を示す。

入力端子（１）に供給されたディジタルインターフェー
スに基づく信号は同期検出回路（２）とバイフェーズ復
調回路（４）に供給される。同期検出回路（２）では入
力される信号のビットパターンから同期プリアンプル信
号５ＹＮＣが検出されその出力は、　ＰＬＬ回路（３）
を構成する位相比較器（ロ）に入力される。元のディジ
タルオーディオ信号のサンプリング周波数が４８ＫＨ２
の場合、同期検出回路（２）のプリアンプル検出信号の
周波数は９６ＫＨ２であり１位相比較器０］）、ローパ
スフィルタ（至）、ｖＣＯ（２）、分局器（財）から構
成されるＰＬＬ回路（３）によってその１２８倍の１２
２８８ＭＨｚ　　の周波数の基準クロック信号が抽出さ
れてバイフェーズ復調回路（４）に与えられる。バイフ
ェース復調回路（４）ではクロック信号に基づ色入力端
子（１）から供給される信号の復調を施し、その出力信
号は出力端子（５）を介して出力される。ここで、第５
図に示す構成からなる従来のデータ復調回路としては文
献「わかるＰＬＬの応用テクニック」（高松重治著、日
本放送出版）　ｐｐ、１９７〜ｍ）Ｔ）、　２００で開
示されたものがある。

ｒ発明が解決しようとする課題〕 従来のデータ復調回路に用いられる同期検出回路はワン
ショットマルチバイブレータを用いてデータの反転間隔
の長い部分を検知しようとするものである。そのため抵
抗やコンデンサ等のアナログ素子が用いられており、全
体を１ｙ−ツブＩＣ化することが困難であった。またワ
ンショットマルチバイブレータのバラつきに応じて抵抗
を可変して反転間隔を検出するための時間隔を調整しな
ければならない問題点があった。

この発明は上述の課題を克服するためになされたもので
、同期検出回路をディジタル的に構成でき、ＩＣ化を容
易にできるとともに、調整箇所を不要とすることができ
、また、外乱によりＰＬＩ、のロックがはずれた場合で
も引込み動作を行ない速やかにロック状態に復帰できる
データ復調回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るデータ復調装置は、受信データのエツジ
を検出するエツジ検出手段とその出力によってリセット
される計数手段の計数値が所定の値に達したことを検出
する所定値検出手段とから同期信号検出回路を構成し、
その出力を用いて受信データに対応したクロックを再生
するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）
回路、及びＰＬＬ回路によって得たクロックが受信デー
タに同期したものであるかどうかを判定する判定手段を
有し、ＰＬＬ回路によって得たクロックまたはその分周
したものを計数手段のクロック信号として入力するよう
に）構成したものであろう 〔作用〕 この発明におけるデータ復調装置は、所定値検出手段の
検出する所定値を変更可能とし１判定手段により同期し
ていない状態と判定されたガ）合には所定値を適当に変
更してＰＬＬ回路を制御するようにし、正しいクロック
抽出が行なわれるように引き込み動作を行なわせ、また
同期している場合には所定値を固定させて同期検出を行
なわしめるようにする。

〔発明の実施例〕

以干、この発明の一実施例を図に従って説明する。第１
図は、本発明のデータ復調装置の一構成例である。図に
おいて、（２）の同期検出回路はエツジ検出回路（２）
、カウンタ（２）、カウンタの出力が所定値に達したと
きにパルス信号を出力する所定値検出回路に）、検出出
力を適当な幅のパルス信号とする波形整形回路（財）か
ら構成され、また、（６ＪはＰＬＬ回路（３）による再
生クロックが受信信号に同期しているかどうかを検出す
るＰＬＬロック判定回路である。

まず、同期検出回路（２）の動作から説明する。第２図
に同期検出動作のタイミング図を示す。入力信号＠はエ
ツジ検出回路（２）にてデータ反転毎に第２図［Ｆ］）
に示すような短いパルス信号を発生する。

このエツジ検出信号はカウンタ（２）にリセット信号と
して及び波形整形回路−に供給される。カウンタ（２）
は入力データの反転毎にリセットされ後述すルＰＬＬ　
回路（３）カらのクロック信号を計数するのでデータの
反転間隔の長い所ではカウント値は太き（なる。

ディジタルオーディオインターフェースの伝送ではプリ
アンプル部では他のデータ部より反転間隔が大きくなっ
ているのでカウント値も大きくなる。これを検出するこ
とによりプリアンプル即ち、入力信号のエツジを検出す
ることができる。例えば、　ＰＬＬ回路（３）の再生ク
ロックが第２図（Ｑのようなりロックのとき検出回路四
の所定値を”５°と設定すればその出力は第２図（ト）
に示すごと（プリアンプル部のみに出現する反転間隔Ｔ
、の部分に於てのみ発生する。

この信号はクロックの位相の変動等によって発生位置が
前後するため波形整形回路−に於て、エツジ検出回路（
ロ）のエツジ検出信号を用いて再同期させることにより
、第２図（Ｅ）に示すＴＲ期間の終了した反転部から次
の反転部までのパルス信号として同期検出信号を形成し
ＰＬＬ回路（３）の位相比較器Ｃ（Ｉ）に供給する。

ＰＬＬ　（３１に於ては前述したのと同様な働きによっ
て例えば元のディジタルオーディオ信号のサンプリング
周波数が４８）Ｇ（Ｚのときにはその２５６倍の１２２
８８ＭＨ２のクロックを生成し、そのデユーティ−比を
５０％にするため一度２分周して６，１４４ＭＨ１の基
準クロックとしてバイフェーズ復調回路（４）へ供給す
る。またさらにこのクロックはカウンタ■にそのクロッ
ク入力として与えられるとともに、ＰＬＬロック判定回
路（６）に入力される。ＰＬＬロック判定回路（６）は
ＰＬＬ回路（３）にて抽出されたクロックが受信信号に
正確に同期したものか、すなわち、その周波数と位相が
合っているものかを判定する機能をもち１例えば同期検
出信号が所定の間隔毎に欠落な（得られることを検知し
たりすることにより実現できる。ＰＬＬがロック状態で
あるということは同期検出回路（２）によってプリアン
プルが正しく検出されていることを意味しているので、
この場合にはカウンタ出力値を検出するための所定値は
そのままで良いので引き続き現在の値例え：で第２図の
例では°５”を保って同期検出を行なう。

一方、ＰＬＬ回路（３）がアンロック状態であるという
ことは同期検出が正しく行なわれていないことが予想さ
れ、この場合、ＰＬＬ回路（３１によるクロックの周波
数は目標とする周波数に対し大きい方ないし小さい方に
ずれてしまっている。この周波数のずれたクロックを用
いて検出回路に）の所定数を前のままでカウンタ（２）
にて同期検出を行なおうとしても不可能で不要な所で検
出信号が発生してしまうか、もしくはプリアンプル部で
も検出出力が得られない。そこで、ＰＬＬがアシロツク
状態のときには検出回路りの所定値をあらかじめ用意し
た他の値、例えば°３゛や°７′に選択的に切換える動
作を行なう。クロック周波数が高い方にずれている場合
には所定値を大きくしてやればよいし、クロック周波数
が低い方にずれている場合には所定値を小さくしてやれ
ば、正しい同期検出が行なえる。旦し同期信号が正しく
得られＰＬＬ　（３）がそれに従ってクロックの周波数
を目標の値近（に修正した後は所定値は元の値（例えば
°５”）に戻すように切換える。

一般にはロック判定回路（６）はクロック周波数が高低
いずれの方向にずれたかを判定はしないため、第３図に
示したフローチャートのごとく所定値の切換えを行なう
。すなわちＰＬＬアンロック状態であるときは所定値、
ｂ　（例えばｂ＝３）→所定値ａ（例えばａ＝５）、所
定値Ｃ（例えばｃ＝７）→所定値ａの切換えを周期的に
ロック状態となるまで続けることにより、−旦アシロツ
ク状態になった場合でも正しい受信信号が得られる限り
は速やかにＰＬＬロック状態に復帰でき、正しいクロッ
ク抽出が可能となるので、このクロックを用いてバイフ
ェーズ復調が可能となる。

この第３図のごとき動作はハードウェアで構成し自動的
にかつ周期的に切換動作を行なうこともできるし、また
マイクロコンピュータ等により外部から切換えることも
可能である。

なお上記説明ではクロック抽出のためのＰＬＬ回路（３
）にｖＣＯ（至）を用いているが、発振素子等を用いた
ｖｃｘｏ等なども使用できる。

またロック判定回路はその目的からその内部構成、方式
等は間合わない。

またＰＬＬ回路（３）によるクロックの周波数等も説明
の値に固定されるものではない。

〔発明の効果〕

以上のように本発明によれば、ＰＬＬ回路がアンロック
状態のときには同期信号と判定すべきカウント値を切換
えて同期検出が可能となるようにしたのでＰＬＬ回路の
一部を除き、回路をディジタル化できるのでＩＣ化に適
するとともに、ＰＬＬ回路のロックがはずれても自動的
に速やかにロック状態に復帰できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ復調回路の構成
図、第２図は本発明のデータ復調回路に含まれる同期検
出回路の動作を示すタイ疋ング図、第３図は本発明の一
実施例によるＰＬＬロック過程を示すフローチャート図
、第４図は本発明を適用するディジタルオーディオイン
ターフェース方式のデータ構成図、第５図は従来のデー
タ復調回路の構成図である。 面に於て、＋２１は同期検出回路、■はエツジ検出回路
、四はカウンタ、四は所定値検出回路、（３）はＰＬＬ
　、　（６１はＰＬＬロック判定回路を示す。 なお図中、同一符号は、同一もしくは相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 自己同期シリアル伝送方式のデータ復調装置において、
   受信データのエッジを検出するエッジ検出手段、入力さ
   れるクロックを計数するとともに、上記エッジ検出手段
   の出力によりリセットされる計数手段、この計数手段の
   計数値が所定値に達したことを検出する所定値検出手段
   、この所定値検出手段の検出出力に基いて上記受信デー
   タに対応するクロックを再生するとともに、該クロック
   を上記計数手段に出力するＰＬＬ回路、このＰＬＬ回路
   によつて得られたクロックと上記受信データの位相同期
   を判定し、位相同期がはずれているとき、上記所定値検
   出手段の所定値を変更する判定回路を備えたことを特徴
   とするデータ復調装置。