JP2676919B2 - 復調クロック補正装置 - Google Patents
復調クロック補正装置Info
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- JP2676919B2 JP2676919B2 JP14453389A JP14453389A JP2676919B2 JP 2676919 B2 JP2676919 B2 JP 2676919B2 JP 14453389 A JP14453389 A JP 14453389A JP 14453389 A JP14453389 A JP 14453389A JP 2676919 B2 JP2676919 B2 JP 2676919B2
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- rds
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- H04H—BROADCAST COMMUNICATION
- H04H40/00—Arrangements specially adapted for receiving broadcast information
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- H—ELECTRICITY
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- H04H—BROADCAST COMMUNICATION
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Circuits Of Receivers In General (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Noise Elimination (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ放送における受信器の受信状態を管
理する装置に係り、特にFM多重データ放送方式（ラジオ
データシステム、以下RDSと略記）等のシリアル通信シ
ステムの受信器において、受信した復調クロック（以下
RDSクロックと記載）を補正するRDSクロック補正回路に
関するものである。
理する装置に係り、特にFM多重データ放送方式（ラジオ
データシステム、以下RDSと略記）等のシリアル通信シ
ステムの受信器において、受信した復調クロック（以下
RDSクロックと記載）を補正するRDSクロック補正回路に
関するものである。
RDS放送においては、放送局が生成多項式を用いて情
報を符号化して送信し、受信側は、変調信号からRDSク
ロックおよびデータ信号（以下RDSデータと記載）を再
生して、そのデータより符号化された情報（ビット情
報）をデコードし、その情報を復元している。
報を符号化して送信し、受信側は、変調信号からRDSク
ロックおよびデータ信号（以下RDSデータと記載）を再
生して、そのデータより符号化された情報（ビット情
報）をデコードし、その情報を復元している。
一番理想的なRDSクロック、RDSデータは、第３図の
（ａ），（ｂ）に示すように位相が一定しており、RDS
クロックの立上がりでRDSデータがサンプリングされ、
ビット情報は、デコードされる。
（ａ），（ｂ）に示すように位相が一定しており、RDS
クロックの立上がりでRDSデータがサンプリングされ、
ビット情報は、デコードされる。
しかしながら、受信環境等によるノイズや電波の強弱
により、受信エラーを起こしやすくなり、100％のビッ
ト情報を得るのが大変に困難になり、RDSの受信状態を
悪くしている。
により、受信エラーを起こしやすくなり、100％のビッ
ト情報を得るのが大変に困難になり、RDSの受信状態を
悪くしている。
RDS放送の受信装置に直接の関連はないが、一般的な
再生クロックの異常を検出する方法としては、特開報昭
61−172440号公報に記載されているように、音声信号の
欠落を検出する装置がある。
再生クロックの異常を検出する方法としては、特開報昭
61−172440号公報に記載されているように、音声信号の
欠落を検出する装置がある。
また、特開報昭61−41243号公報に記載されているよ
うに、位相同期ループ（Phase−rocked Loop/PLL）回
路の出力を遅延し、Ｄフリップフロップ、および再トリ
ガ型単安定マルチバイブレータによる受信装置で、雑音
等により生じた再生クロックの異常を検出し、他の回路
へのミューティング制御を目的としているものがある。
うに、位相同期ループ（Phase−rocked Loop/PLL）回
路の出力を遅延し、Ｄフリップフロップ、および再トリ
ガ型単安定マルチバイブレータによる受信装置で、雑音
等により生じた再生クロックの異常を検出し、他の回路
へのミューティング制御を目的としているものがある。
RDS放送においては、変調信号から1.1875kHzのRDSク
ロック、RDSデータを再生して、そのデータより、ビッ
ト情報をデコードしている。しかし、上記に述べたよう
に、このRDSクロックは、受信時の電波の強弱等によ
り、エラーを起こしやすくなる。
ロック、RDSデータを再生して、そのデータより、ビッ
ト情報をデコードしている。しかし、上記に述べたよう
に、このRDSクロックは、受信時の電波の強弱等によ
り、エラーを起こしやすくなる。
一般的な再生クロックの異常を検出する装置として
は、上記に記載した特開報昭61−41243号公報に記載さ
れている装置、あるいは、特開報昭61−172440号公報に
記載されている装置があるが、特開報昭61−41243号公
報に記載されている装置は、異常時のデータ受信が全く
不可能となるため、単なる異常検出を行なうだけであ
り、また、特開報昭61−172440号公報に記載されている
装置においても、単なる異常検出を行なうだけであり、
RDSデータの受信率を向上させることには利用できな
い。
は、上記に記載した特開報昭61−41243号公報に記載さ
れている装置、あるいは、特開報昭61−172440号公報に
記載されている装置があるが、特開報昭61−41243号公
報に記載されている装置は、異常時のデータ受信が全く
不可能となるため、単なる異常検出を行なうだけであ
り、また、特開報昭61−172440号公報に記載されている
装置においても、単なる異常検出を行なうだけであり、
RDSデータの受信率を向上させることには利用できな
い。
本発明の目的は、これら従来技術の課題を解決し、RD
Sの受信機において、受信された復調後のRDSデータの受
信率を向上させ、短時間での情報収集を可能とするRDS
クロック補正回路を提供することである。
Sの受信機において、受信された復調後のRDSデータの受
信率を向上させ、短時間での情報収集を可能とするRDS
クロック補正回路を提供することである。
上記目的を達成するため、本発明のRDSクロック補正
装置は、受信したRDSクロックにより受信したデータ信
号をデコードして情報を得るデータ放送の受信器の受信
状態を管理する装置において、RDSクロックと同期し、
かつ、適宜パルス幅変調制御されたクロックを生成する
シフトレジスタイネーブルデューティ比制御回路と、シ
フトレジスタイネーブルデューティ比制御回路により生
成されたクロックとRDSクロックに基づき、より正確な
復調クロックに補正した内部クロックを生成する内部ク
ロック生成回路を設け、内部クロック生成回路により生
成された内部クロックを用いて受信したデータ信号をラ
ッチし、サンプリングすることを特徴とする。
装置は、受信したRDSクロックにより受信したデータ信
号をデコードして情報を得るデータ放送の受信器の受信
状態を管理する装置において、RDSクロックと同期し、
かつ、適宜パルス幅変調制御されたクロックを生成する
シフトレジスタイネーブルデューティ比制御回路と、シ
フトレジスタイネーブルデューティ比制御回路により生
成されたクロックとRDSクロックに基づき、より正確な
復調クロックに補正した内部クロックを生成する内部ク
ロック生成回路を設け、内部クロック生成回路により生
成された内部クロックを用いて受信したデータ信号をラ
ッチし、サンプリングすることを特徴とする。
本発明におけるシフトレジスタイネーブルデューティ
比制御回路（以下SREGEN DUTY比制御回路と略記）は、
受信したRDSクロックと同期し、かつデューティ比制御
により適宜パルス幅を変調された基本クロックを発生す
る。内部クロック生成回路は（以下Internalクロック生
成回路と記載）、その基本クロックと復調されたRDSク
ロックとに基づき、内部クロック（以下Internalクロッ
クと記載）を生成する。
比制御回路（以下SREGEN DUTY比制御回路と略記）は、
受信したRDSクロックと同期し、かつデューティ比制御
により適宜パルス幅を変調された基本クロックを発生す
る。内部クロック生成回路は（以下Internalクロック生
成回路と記載）、その基本クロックと復調されたRDSク
ロックとに基づき、内部クロック（以下Internalクロッ
クと記載）を生成する。
このように、復調されたRDSクロックは、Internalク
ロックとしてより正確なクロックに補正される。
ロックとしてより正確なクロックに補正される。
本発明を施したRDS受信器は、復調されたRDSクロック
の代わりに、このInternalクロックを用いてRDSデータ
のデコードを行うものである。
の代わりに、このInternalクロックを用いてRDSデータ
のデコードを行うものである。
RDSの場合、クロックが１つでも抜けると、前後の情
報が狂ってしまい、情報化が困難になる。しかし、SREG
EN DUTY比制御回路とInternalクロック生成回路を施す
ことにより、実際にクロック抜けなどが起こったとき
は、付加した状態でInternalクロックを生成する。そし
て、ノイズで変化したビット情報を、送信されたクロッ
クに近い形にInternalクロックとして生成し、デコード
時のエラーコレクション（生成多項式を用いたパリティ
チェック）を容易にする。
報が狂ってしまい、情報化が困難になる。しかし、SREG
EN DUTY比制御回路とInternalクロック生成回路を施す
ことにより、実際にクロック抜けなどが起こったとき
は、付加した状態でInternalクロックを生成する。そし
て、ノイズで変化したビット情報を、送信されたクロッ
クに近い形にInternalクロックとして生成し、デコード
時のエラーコレクション（生成多項式を用いたパリティ
チェック）を容易にする。
このようにして、RDSの受信器において、復調されたR
DSクロックを補正し、受信されたRDSデータの復調後の
受信率を向上させる。
DSクロックを補正し、受信されたRDSデータの復調後の
受信率を向上させる。
以下本発明の実施例を、図面により詳細に説明する。
第１図は、本発明のSREGEN DUTY比制御回路の構成を
示すブロック図である。
示すブロック図である。
カウンタ（１）１、マルチプレクサ（１）２、パルス
ジェネレータ（１）３、カウンタ（２）４、マルチプレ
クサ（２）５、パルスジェネレータ（２）６により構成
されている。
ジェネレータ（１）３、カウンタ（２）４、マルチプレ
クサ（２）５、パルスジェネレータ（２）６により構成
されている。
まず、復調したRDSクロックをInternalクロックに補
正するとき、Internalクロックは、復調したRDSクロッ
クと同期していなければならない。これは、位相が異な
るとRDSデータとInternalクロックとの位相関係がずれ
てしまい、RDSデータを正しくデコード出来なくなって
しまうためである。本実施例では、第１図のカウンタ
（１）１、マルチプレクサ（１）２、および、パルスジ
ェネレータ（１）３により位相合せが行なわれる。
正するとき、Internalクロックは、復調したRDSクロッ
クと同期していなければならない。これは、位相が異な
るとRDSデータとInternalクロックとの位相関係がずれ
てしまい、RDSデータを正しくデコード出来なくなって
しまうためである。本実施例では、第１図のカウンタ
（１）１、マルチプレクサ（１）２、および、パルスジ
ェネレータ（１）３により位相合せが行なわれる。
カウンタ（１）１は、システムクロック3.8MHz（以下
PHI2と略記する）を分周し、基本クロックとしてマルチ
プレクサ（１）２に出力する。
PHI2と略記する）を分周し、基本クロックとしてマルチ
プレクサ（１）２に出力する。
マルチプレクサ（１）２においては、ユーザーがRDS
の実際の受信状態に基づき選択するSEL2,SEL3のセレク
ト信号により、カウンタ（１）１の基本クロックの分周
値を変化させ、正確な位相合わせができるよう分周率を
操作する。
の実際の受信状態に基づき選択するSEL2,SEL3のセレク
ト信号により、カウンタ（１）１の基本クロックの分周
値を変化させ、正確な位相合わせができるよう分周率を
操作する。
パルスジェネレータ（１）３は、マルチプレクサ
（１）２からの分周値を調整された基本クロックと復調
したRDSクロック（以下EXCLKと略記）とにより、EXCLK
と位相の合った基準クロックを作り出し、カウンタ
（２）４に出力する。
（１）２からの分周値を調整された基本クロックと復調
したRDSクロック（以下EXCLKと略記）とにより、EXCLK
と位相の合った基準クロックを作り出し、カウンタ
（２）４に出力する。
カウンタ（２）４は、PHI2をRDSクロックの1.1875KHz
に分周して、かつ、パルスジェネレータ（１）３から送
信されてきたEXCLKと位相の合った基準クロックと同期
化してマルチプレクサ（２）５に送信する。
に分周して、かつ、パルスジェネレータ（１）３から送
信されてきたEXCLKと位相の合った基準クロックと同期
化してマルチプレクサ（２）５に送信する。
マルチプレクサ（２）５は、ユーザーがRDSの実際の
受信状態に合わせ選択するSEL1,SEL0信号に基づき、カ
ウンタ（２）４から送信されてきた基準クロックのパル
ス値（デューディ比）を制御し、パルスジェネレータ
（２）６を介してシフトレジスタイネーブル（以下SREG
ENと略記）信号を生成する。
受信状態に合わせ選択するSEL1,SEL0信号に基づき、カ
ウンタ（２）４から送信されてきた基準クロックのパル
ス値（デューディ比）を制御し、パルスジェネレータ
（２）６を介してシフトレジスタイネーブル（以下SREG
ENと略記）信号を生成する。
第２図は、Internalクロックの生成を行うInternalク
ロック生成回路のブロック図である。
ロック生成回路のブロック図である。
マルチプレクサ（３）７とパルスジェネレータ（３）
８により構成され、第１図におけるSREGEN DUTY比制御
回路により生成されたSREGEN信号とEXCLKとに基づきInt
ernalクロックの生成を行う。
８により構成され、第１図におけるSREGEN DUTY比制御
回路により生成されたSREGEN信号とEXCLKとに基づきInt
ernalクロックの生成を行う。
以下、第３図のタイムチャートに基づきInternalクロ
ックの生成過程を説明する。
ックの生成過程を説明する。
第３図（ｃ）は、ノイズ等の障害により位相のずれて
しまったRDSクロックを示している。
しまったRDSクロックを示している。
尚、マーク（＊）の部分が位相のずれによるクロック
抜けとクロック過多を示す。
抜けとクロック過多を示す。
第３図の（ｃ）のRDSクロックを受信した場合、予想
される送信されたRDSクロックは、第３図（ｄ）とな
る。しかし、予想される送信されたRDSクロックに基づ
く補正は、受信RDSデータとの位相がずれてしまうためR
DSクロック抜けや増加を防ぐことができず、受信RDSデ
ータのデコードが正しく行われず無意味となる。
される送信されたRDSクロックは、第３図（ｄ）とな
る。しかし、予想される送信されたRDSクロックに基づ
く補正は、受信RDSデータとの位相がずれてしまうためR
DSクロック抜けや増加を防ぐことができず、受信RDSデ
ータのデコードが正しく行われず無意味となる。
第３図（ｃ）に示されたRDSクロック抜け、増加を補
正するためには、SEL2とSEL3により、復調したRDSクロ
ックと同期化し、かつ、SEL0とSEL1によりSREGEN信号の
パルス幅（デューティ比）を変化させ、復調したRDSク
ロックにより近似したInternalクロックを実現する必要
がある。
正するためには、SEL2とSEL3により、復調したRDSクロ
ックと同期化し、かつ、SEL0とSEL1によりSREGEN信号の
パルス幅（デューティ比）を変化させ、復調したRDSク
ロックにより近似したInternalクロックを実現する必要
がある。
第３図（ｅ），（ｆ）は、SEL＝L,SEL0＝Ｈの条件に
おけるモード（１）でのInternalクロック生成を示すタ
イムチャートである。
おけるモード（１）でのInternalクロック生成を示すタ
イムチャートである。
第１図におけるSREGEN DUTY比制御回路で作られたSR
EGEN信号は、デューティ比１％で出力されている。Inte
rnalクロック生成回路は、この信号（ｅ）に基づき、復
調されたRDSクロックを補正して、Internalクロック
（ｆ）を生成する。
EGEN信号は、デューティ比１％で出力されている。Inte
rnalクロック生成回路は、この信号（ｅ）に基づき、復
調されたRDSクロックを補正して、Internalクロック
（ｆ）を生成する。
つまり、SREGEN信号の“H"期間にRDSクロックの立上
りを検出するとInternalクロックは、RDSクロックと同
時に立ち上がる。もし、SREGEN信号の“H"期間にRDSク
ロックの立上りが検出できないときには、SREGEN信号の
立ち下がりでInternalクロックを立ち上げる（第３図
（ｃ）−＊1;RDSクロックが抜けた場合に対応する）。
りを検出するとInternalクロックは、RDSクロックと同
時に立ち上がる。もし、SREGEN信号の“H"期間にRDSク
ロックの立上りが検出できないときには、SREGEN信号の
立ち下がりでInternalクロックを立ち上げる（第３図
（ｃ）−＊1;RDSクロックが抜けた場合に対応する）。
また、SREGEN信号が“L"期間のときに、RDSクロック
の立上りを検出しても、そのRDSクロックは無視される
（第３図（ｃ）−＊2;RDSクロックが多かった場合に対
応する）。
の立上りを検出しても、そのRDSクロックは無視される
（第３図（ｃ）−＊2;RDSクロックが多かった場合に対
応する）。
第３図の（ｇ）〜（ｊ）は、SEL1＝H,SEL0＝Ｌおよび
SEL1＝H,SEL0＝Ｈの条件におけるモード2,3のSREGEN信
号と、第３図（ｃ）の復調されたRDSクロックとに基づ
きInternalクロックが生成される動作を示すタイムチャ
ートである。モード１のときと同様に動作して、デュー
ティ比を、それぞれ50％,99％としてInternalクロック
の生成を実現する。
SEL1＝H,SEL0＝Ｈの条件におけるモード2,3のSREGEN信
号と、第３図（ｃ）の復調されたRDSクロックとに基づ
きInternalクロックが生成される動作を示すタイムチャ
ートである。モード１のときと同様に動作して、デュー
ティ比を、それぞれ50％,99％としてInternalクロック
の生成を実現する。
このように、受信そして復調されたRDSクロックは、S
REGEN DUTY比制御回路、および、Internalクロック生
成回路によりInternalクロックとして補正される。
REGEN DUTY比制御回路、および、Internalクロック生
成回路によりInternalクロックとして補正される。
第４図は、このようにしてにInternalクロック（ｊ）
として補正されたクロックを用いて、受信されたRDSデ
ータをデコードするシフトレジスタ（26ビット）９の動
作を示すブロック図である。
として補正されたクロックを用いて、受信されたRDSデ
ータをデコードするシフトレジスタ（26ビット）９の動
作を示すブロック図である。
受信された第３図（ｂ）のRDSデータは、例えば、第
３図（ｊ）のInternalクロック（ｊ）を用いてサンプリ
ングされた場合、Internalクロック（ｊ）立ち上がりで
第４図におけるシフトレジスタ（26ビット）９にラッチ
され、0110110とサンプリングされるため、第３図
（ａ）における正常なRDSクロックによる正常なサンプ
リングと同じとなる。しかも、もし、第３図（ｃ）にお
ける従来のまま復調されたRDSクロック（ｃ）を用いて
サンプリングされた場合は、011010とサンプリングされ
るため、間違った情報となる。
３図（ｊ）のInternalクロック（ｊ）を用いてサンプリ
ングされた場合、Internalクロック（ｊ）立ち上がりで
第４図におけるシフトレジスタ（26ビット）９にラッチ
され、0110110とサンプリングされるため、第３図
（ａ）における正常なRDSクロックによる正常なサンプ
リングと同じとなる。しかも、もし、第３図（ｃ）にお
ける従来のまま復調されたRDSクロック（ｃ）を用いて
サンプリングされた場合は、011010とサンプリングされ
るため、間違った情報となる。
このようにして、本発明を用いることにより、ノイズ
で変化した復調されたビット情報を、送信されたデータ
に近い形ちに補正し、Internalクロックとしてデコード
時のエラーコレクション（生成多項式を用いたパリティ
チェック）を容易にする。
で変化した復調されたビット情報を、送信されたデータ
に近い形ちに補正し、Internalクロックとしてデコード
時のエラーコレクション（生成多項式を用いたパリティ
チェック）を容易にする。
尚、第２図により生成されたInternalクロックと受信
したEXCLKとを、受信状態によりマルチプレクサ等を介
してセレクトし、どちらか実際の受信状態を良くする方
をRDSクロックとして使用することも可能である。
したEXCLKとを、受信状態によりマルチプレクサ等を介
してセレクトし、どちらか実際の受信状態を良くする方
をRDSクロックとして使用することも可能である。
本発明によれば、RDSの受信機において、受信された
エラーRDS信号の復調後のRDSクロックの補正が可能とな
り、RDSデータの受信率を向上し、短時間での情報収集
が可能となる。
エラーRDS信号の復調後のRDSクロックの補正が可能とな
り、RDSデータの受信率を向上し、短時間での情報収集
が可能となる。
第１図は本発明のSREGEN DUTY比制御回路のブロック
図、第２図は本発明のInternalクロック生成回路のブロ
ック図、第３図は第１図および第２図におけるRDSクロ
ック補正装置の各クロックの動作を示したタイムチャー
ト図、第４図はRDS受信器におけるシフトレジスタの動
作と構成を示すブロック図である。 1:カウンタ（１）,2:マルチプレクサ（１）,3:パルスジ
ェネレータ（１）,4:カウンタ（２）,5:マルチプレクサ
（２）,6:パルスジェネレータ（２）,7:マルチプレクサ
（３）,8:パルスジェネレータ（３）,9:シフトレジスタ
（26ビット）。
図、第２図は本発明のInternalクロック生成回路のブロ
ック図、第３図は第１図および第２図におけるRDSクロ
ック補正装置の各クロックの動作を示したタイムチャー
ト図、第４図はRDS受信器におけるシフトレジスタの動
作と構成を示すブロック図である。 1:カウンタ（１）,2:マルチプレクサ（１）,3:パルスジ
ェネレータ（１）,4:カウンタ（２）,5:マルチプレクサ
（２）,6:パルスジェネレータ（２）,7:マルチプレクサ
（３）,8:パルスジェネレータ（３）,9:シフトレジスタ
（26ビット）。
Claims (1)
- 【請求項１】受信した復調クロックにより受信したデー
タ信号をデコードして情報を得るデータ放送の受信器の
受信状態を管理する装置において、上記復調クロックと
同期し、かつ、適宜パルス幅変調制御されたクロックを
生成するシフトレジスタイネーブルデューティ比制御手
段と、該シフトレジスタイネーブルデューティ比制御手
段により生成されたクロックと上記復調クロックとに基
づき、より正確な復調クロックに補正した内部クロック
を生成する内部クロック生成手段を設け、該内部クロッ
ク生成手段により生成された内部クロックを用いて上記
受信したデータ信号をラッチし、サンプリングすること
を特徴とする復調クロック補正装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14453389A JP2676919B2 (ja) | 1989-06-07 | 1989-06-07 | 復調クロック補正装置 |
| DE19904018136 DE4018136A1 (de) | 1989-06-07 | 1990-06-06 | Demodulationstakt-korrektureinrichtung |
| FR9007027A FR2649564B1 (fr) | 1989-06-07 | 1990-06-06 | Dispositif de correction de signaux d'horloge de demodulation |
| GB9012724A GB2235610A (en) | 1989-06-07 | 1990-06-07 | Demodulated clock correcting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14453389A JP2676919B2 (ja) | 1989-06-07 | 1989-06-07 | 復調クロック補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0310430A JPH0310430A (ja) | 1991-01-18 |
| JP2676919B2 true JP2676919B2 (ja) | 1997-11-17 |
Family
ID=15364528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14453389A Expired - Fee Related JP2676919B2 (ja) | 1989-06-07 | 1989-06-07 | 復調クロック補正装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2676919B2 (ja) |
| DE (1) | DE4018136A1 (ja) |
| FR (1) | FR2649564B1 (ja) |
| GB (1) | GB2235610A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7993591B2 (en) | 2007-12-11 | 2011-08-09 | Sumitomo Chemical Company, Limited | Spouted bed device and polyolefin production process using the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3865981A (en) * | 1973-07-16 | 1975-02-11 | Odetics Inc | Clock signal assurance in digital data communication systems |
| SU1021005A2 (ru) * | 1981-06-04 | 1983-05-30 | Минский радиотехнический институт | Устройство синхронизации сигналов |
| DE3430751A1 (de) * | 1983-09-02 | 1985-03-21 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur synchronisation eines funkempfaengers |
| US4633193A (en) * | 1985-12-02 | 1986-12-30 | At&T Bell Laboratories | Clock circuit synchronizer using a frequency synthesizer controlled by a frequency estimator |
-
1989
- 1989-06-07 JP JP14453389A patent/JP2676919B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-06 DE DE19904018136 patent/DE4018136A1/de not_active Ceased
- 1990-06-06 FR FR9007027A patent/FR2649564B1/fr not_active Expired - Fee Related
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