SU1021005A2 - Устройство синхронизации сигналов - Google Patents

Abstract

УСТК)ЙСТВр СИНХРЧЗНИЗА НИИ СИГНАЛОВ по авт.св. № 536611, ;О Т Л И ч а ю щ е ее   тем, что, с целью i 1юмехрустой ивост , видены ШордедоватепьЕЕО со динешше анал1 атор ошибок С1 ахро иаа1шк и коммутатор, а тавже элемент ИДИ, при этом выходы реверсивного счетчвка реа 1Е   шу1йто| соединены с обьеаввеав доли вхсахаы  пвр ,вого управител  и анал Еабт ошвбенес с хр щиаащш1 к yGfuK&Bi которого подкшдче  вызсед dnsMewfu ИЛИ, д|7угбй вход н в;№сод авализато в сшвг бок синхронизаивн соедшзеш е сйотве ствуюшими кызито)л V входсм бшЕа пе реэшшси кода, причем к вхов м элемевта ИЛИ подкивочекы соотвефст19ёв&о соотэетствуюшй шлод акащзатора Qiit бок сигасрс шзаци9г, соо1Фетствук 1ШЙ вход ашлизатора ошвСюк саюс рошЕзавин и соответртвукшшй вход формировател  импульсов переэа ИЕси 8 продЕШсе и , |со торый  вл етс  входом снгвала увравпе ни . (Л Сел

Description

Р эобретение относитс  к радиотехниКб и технике св зи и может ислользоьат с  в многоканальных системах передачи 1шформацни с временным разделением каналов дл  тактовой синхронизации. По основному авт. св. № 536611 известно устройство синхронизации сиг налов, содержащее последовательно соед11н 1шые блок дл  вьщелени  сигналов синхронизации, фазовый дискриминатор, реверсивный счетчик, первый управитель и управл емый делитель первый выход которого подключен к другому входу фазового дискриминатора , второй вьиод и установочный вход каждого разр да управл емого делител  через блок пере записи кода соединены с соответствующим входом и выходами кольцевого регистра , входы продвигающих импульсов которого и управл ющие входы блока перезаписи ко,аа соединены с соответствующими выходами формировател  импульсов перезаписи и продвижени , к вхо,ду которого подключен выход перЕОГо делител , к входу которого подключен соответствующий вход первого управител непосредственно, а выход генератора - через.второй управитель, к другим вхоД которого подключены выходы реверсивног счетчика через последовательно соединенные ключ и интегратор, к соответствующему входу которого подключен первого делител  через второй делитель Однако известное устройство обладает низкой помехоустойчивостью, Цель изобретени  - повышение поме. хоустойчивости. . Поставленна  цель достигаетс  теМ| что в устройство синхронизации сигналов содержащее последовательно соединенные блок дл  вьщелени  сигналов синхронизации , фазовый дискриминатор, реверсивный счетчик, первый управитель и управл емый делитель, первый выход Kcfroporo подключен к другому входу фазового дискриминатора, второй выход и установочный вход саждого разрада управл емого делител  через блок перезаписи кода соединены с соответствующим входом и выходами кольцевого регистра, входы продвигающих импульсов которого и управл ющие входы блока перезаписи кода соединены с соответствующими выходами формировател  импульсов перезап си и. продвижени , к входу которого подключен выход первого делител , к входу которого подключен соответствующий вход первого управител  непосредственно а выход генератора - через второй управитель , к другим входам которого подключены выходы реверсив1:ого счетчика через последовательно соединенные ключ и интегратор, к соответствующему входу которого подключен выход первого делител  через второй делитель, введены последовательно соединенные анализатор ошибок синхронизации и коммутатор, а также элемент ИЛИ, при этом вьгходы реверсивного счетчика через коммутатор соединены с объединенными входами первого управител  и анализатора ошибок синхронизации, к установочному входу которого подключен выход элемента ИЛИ, другой вход и выход анализатора ошибок синхронизации соединены с соответствую- щими выходом и входом блока перезаписи кода, причем к входам элемента ИЛИ подключены соответственно соответствую щий выход анализатора ошибок синхронизации , соответствующий вход анализатора ошибок синхронизации и соответствующий вход формировател  импульсов перезаписи и продвижени , которьй  вл етс  входом сигнала управлени . На фиг 1 и 2 представлена структурна  .. электрическа  схема устройства синхронизации сигналов. Устройство синхронизации содержит блок 1 дл  выделени  сигналов синхронизации , фазовый дискриминатор 2, реверсивный счетчик 3, генератсф 4, первый и второй управители 5 и 6, управл емьгй делитель 7, блок 8 перезаписи кода, формирователь 9 импульсов перезаписи и продвижени , кольцевой регистр 10, первый и второй делители 11 и 12, ключ 13, интегратор 14, коммутатор 15, элемент ИЛИ 16 и анализатор 17 ошибок синхронизации,, состо щий из дешифраторов 18-20, элемента ИЛИ 21, счетчика 22 и измерител  23 ошибок, причем формирователь 9 состоит из счетчика 24, дещифрат ч)а 25, элементов И 26-28, ЭК-триггеров 29 и ЗО и инвертора 31. Устройство работает следующим образом . На вход фазового дискриминатфа постулает опорный сигнал и сигнал с нйыхода блока 1 дл  вьзделенн  сигналов синхронизации . Сигнал рассогласовани  с выхода фазового дискриминатора 2 поступает на реверсивный счетчик 3, осуществл ющий его усреднение. Импульсы с выхода :реверсивного счетчика 3 через коммутатор 15 поступают на входы первого управител  5, осуществл ющего добавление импульсов или их исключение иэ последователь- нести, поступающей на вход первого упрв вител  5 с выхода генератора 4 через второй управитель 6, С выхода первого управител  5 импульсы поступают на управл емый делитель 7, который понижает частоту высокочастотной последовательности до тактовой частоты сигнала, формиру  таким образом опорный сигнал. При этом в каждом временном канале за определенный промежуток времени устран етс  фазовое рассогласование мехду опорным и принимаемым каналь- ньш сигналом,. т.е. устанавливаетс  синхронный. режим. Этому состо нию соответствует определенный фазовый сдвиг между эталонным сигналом на выходе первого делител  11 и опорньш сигналом на выходе управл емого делител  7, которому соответствует определенный код управл емого делител  7 в моменты по влени  импульсов на выходе первого делител  11. Этот код в конце канального интервала заноситс  в кольцевой регистр 10 импульсом записи кода, поступающим с выхода формировател  9. Дл  этого от распределител  временных каналов в конце временного канала на установочный вход счетчика 24 подаетс  импульс, устанавливающий его в нулевое . состо ние. При этом потенциалом с дешифратора 25 открьтаютс  элементы И 26 и 28, а со входа установки триггера 30 снимаетс  сигнал установки нул . В результате этого импульс с пер вого делител  11 через элемент И 28 поступает на вход блока 8 перезаписи кода, заносит код управл емого делители 7 в кольцевой регистр 10 и опрокидывает ЭК- рштер 30, с выхода кото1Х го на вход элемента И 28 подаетс  сигнал запрета. Продвижение информации в кольцевом регистре 1О осущест вл етс  импульсами с выхода элемента И 26, поступающими одновременно на счетчик 2 |При поступлении на вход счетчика 24 числа импульсов, соответствующих длине Заносимого кода в кольцевой регистр 10 срабатывает дешифратор 25, в результате чего на элемент И. 26 подаетс  сигна запрета, а на элемент И 27 к установоч ный вход JK-триггёра 29 высокий потенциал . Импульс с выходи первого дели тел  11, пройд  элемент И 27, произво дит запись кода из колзэцевого регистра 10 в управл емый делитель 7 и опрокидывает ЭК-триггер 29, сигналом с вы хода которого закрываетс  элемент И 27. Дл  нормального функционировани  10 5 формировател  9 необходимо обеспечить опережение импульса записи кода в коль цевой регистр 10 и отставание импульса записи кода в управл емый делитель 7 соответственно относительно первого и последнего импульса продвижени  информации в кольцевом регистре на врем  надежного срабатывани  логгаеских элементов , что достигаетс  введением необходимого числа элементов задерйски (например, инверторов},. Второй управитель 6 служит дл  приведени  частоты опорного сигнала к тактовой частоте принимаемого сигнала. Им- пульсы управлени  вырабатываютс  интегратором 14, который осуществл: ет интегрирование величины фазового рассогласовани  на входе устройства и формирует ййдульсы управлени , коЫпенснрукщие частотную расстройку генератора 4 относительно частоты принимаемого сигнала. Это позвол ет устранить различие запомпь наемого значени  фазы опорного сигнала от фазы входного сигнала за цикл. Система с астат змрм второго пор дка позвол ет cBjecTH к нулю динамическую ошибку синхронизации, при посто$пшой частотной расстройке межйу входным и опорным сигналами. При этом величина флуктуационной ошибки синхронизации может быть сменена как разность импульсов исключени  и добавлени , поступающих на вход управител  6 в стационарном режиме, что может быть оценено о помощью из-. мерител  23 ошибок. При этом состо ние измерител  23 ошибок в каждый момент времени соответствует фпуктуа- ционной ошибке, а допустима  величина ошибки может &иъ зафиксирована с помощью дешифраторов 18 и 19, наЬтроенных на соответствующие комбинации пр мого и дополнительного кодов. Пре- вышение допустимой ошибки указывает на необходимость уменьшени  коэффициента усилени , что обеспечиваетс  включением дополнительных разродов реверсивного счетчика 3. Это осуществл в етс  следующим образом Сигнал с дешиф раторов 18 и 19 через элемент ИЛИ 21 Поступает на вход счетчика 22 и на установочный вход измерител  23 ошибЬк. На одном из входов дешифратора 2О по вл етс  сигнал, подключающий с по- мошью коммутатора 15 дополнителыалй разр д счетчика 3. Этим же сигналом измеритель 23 ошибок устанавливаетс  в нулевое состо ние.

В конце временного канала код cneiw чика 22, которому соответствует определенный коэффициент пересчета реверсивного счетчика 3, а следовательно, н определенный коэффициент усилени  кон .тура, обеспечивающий величину флуктуационной ошибки, на превыша: чую допуст мой , импульсом записи с формировател  9 заноситс  в кольцевой регистр 10, а из него через блок 8 перезаписи крда в управл емый делитель 7. При этом измеритель 23 ошибок сигналом управлени  с выхода распределител  временных каналов устанавливаетс  в нулевое состо ние .

При установлении режима синхронизма на установочный вход счетчика 22   из « мерител  23 ошибок подаетс  соответствующий сигнал, устанавливающий указанные блоки в нулевое состо ние, в резуль- та те чего Ъбеспечиваетс  максимальный коэффициент усилени  контура, что приво дит к сокращению времени фазировани .

Таким образом, предлагаемое устрой-i ство синхронизации сигналов по сравнению с известным позвол ет осуществить адаптацию к измен ющейс  помеховой обстановке, а следовательно, повысить качественные характеристики устройства, и, в первую очередь, врем  вхождени  в синхронизм по элементариым посылкам ) начальном фазировавии и восставо лении начала временных каналов через цикл, а также в целом повысить помехоустойчивость устройства.

2fe, делители 11 От РВК

Kd/ioKifS

tn

23

77

КШкув

30

2В

Claims (1)

1. УСТРОЙСТВО СИНХРОНИЗАТШИ СИГНАЛОВ по авт. св. № 536611, о т л и я а ю щ е ее я тем, что, с целью ; повышения помехоустойчивости, введены i последовательно соединенные анализатор ошибок синхронизации и коммутатор, а также элемент ИЛИ, при этом выходы реверсивного счетчика через коммутатор соединены с объединенными входами пер» , вого управителя и анализатора ошибок синхронизации, к установочному входу которого подключен выход элемента ИЛИ, другой вход и выход анализатора ошибок синхронизации соединены с соответствующими выходом и входомблока перезаписи кода, причем к входам эле мен- . та ИЛИ подключены соответственно соответствующий выход анализатора ошибок синхронизации, соответствующий вход анализатора ошибок синхронизации и соответствующий вход формирователя импульсов перезаписи и продвижения, который является входом сигнала управления. -S

   WHoT'TTS

   1 1021005