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Verfahren zur Synchronisation eines Funkempfänaers.
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Die Erfindung bezieht sich auf ein Verfahren zur Synchronisation eines
Funkempfängers durch Rückgewinnung des Bittaktes aus dem ankommenden, in seine Basisfrequenzlage
rückumgesetzten binären Signal, insbesonderes binäres Datensignal, für eine gegebenenfalls
erforderliche Nachregelung der Taktphase der empfangsseitigen Taktversorgung.
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Bei der Informationsübertragung über Funkstrecken müssen Sender und
Empfänger im allgemeinen miteinander synchronisiert sein, soll eine einwandfreie
Signalübertragung gewährleistet sein. Bei der Übertragung binärer Signale ist zumindest
eine Synchronisation des empfangsseitigen Taktes auf den Bittakt des ankommenden
Signals erforderlich. Die Synchronisation des empfangsseitigen Taktes kann beispielsweise
durch zusätzliche Übertragung eines Synchronisiersignals erfolgen. Muß auf eine
solche Synchronisierinformation verzichtet werden, oder erweist sie sich im Hinblick
auf bei der Ubertragung zu erwartende Störungen als ungeeignet, so bleibt die Möglichkeit,
den Bittakt unmittelbar aus dem ankommenden Signal zurückgewinnen.
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Wie beispielsweise die Literaturstelle R. Bennett, R.
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Davey: Data Transmission McGRAW-HILL BOOK COMPANY New York 1965, S.260-267
zeigt, läßt sich der Bittakt aus dem
ankommenden binären Signal
durch Detektieren der aufeinanderfolgenden Bitflanken bzw. der Nulldurchgänge des
Signals zurückgewinnen. Wie die Praxis jedoch zeigt, sind derartige Verfahren sehr
störempfindlich. Ist mit anderen Worten das ankommende binäre Signal durch kurzzeitige
Signaleinbrüche oder aber durch Rauschspitzen gestört, dann lassen sich mit der
genannten Methode über die Bitflanken bzw. die Signalnulldurchgänge keine eindeutigen
Rückschlüsse mehr auf den Bittakt des Signals ziehen.
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Der Erfindung liegt die Aufgabe zugrunde, für die Rückgewinnung des
sendeseitigen Bittakts aus einem empfangsseitig ankommenden gestörten Signal eine
Lösung anzugeben, die auch bei starker Störüberlagerung des empfangenen binären
Signals noch ein eindeutiges Kriterium für die Nachregelung der Phase der empfangsseitigen
Taktversorgung auf die Bittaktphase des ankommenden Signals ermöglicht.
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Diese Aufgabe wird ausgehend von einem Verfahren zur Synchronisation
der einleitend geschilderten Art gemäß der Erfindung durch die im Kennzeichen des
Patentanspruchs 1 angegebenen Merkmale gelöst.
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Der Erfindung liegt die Erkenntnis zugrunde, daß sich die Bitphase
des ursprünglichen Signals aus dem gestörten, empfangsseitig in die Basisfrequenzlage
umgesetzten digitalen Signal dadurch relativ rasch und mit großer Sicherheit ermitteln
läßt, daß das binäre Signal über eine gegenüber der Bitfolgefrequenz des Signals
erhöhten Abtastfrequenz in verschiedenen Bitphasen abgetastet wird und aus diesen
Abtastwerten, bezogen auf eine Bitperiode, Summenwerte gebildet werden, die sich
in ihrer Folge
lediglich durch eine Abtastphase voneinander unterscheiden.
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Aus einer solchen Summenwertfolge läßt sich über die Ermittlung der
Abtastphase des Summenwertmaxima die Phasenverschiebung zwischen dem Bittakt des
ankommenden Signals und der empfangsseitigen Taktversorgung erkennen und daraus
in einfacher Weise ein Regelsignal für die Taktversorgung ableiten. In diesem Zusammenhang
ist es allerdings wichtig, daß die Ergebnisse mehrerer aufeinanderfolgender Einzelmessungen
für die Ableitung des Regelsignals gemittelt werden, um auf diese Weise den Einfluß
schneller Änderungen des Störcharakters auf die Regelung zu eliminieren.
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Besonders gute Ergebnisse werden erreicht, wenn die Mittelung in der
Weise vorgenommen wird, daß aus den gewonnenen Summen werten, wie das im Patentanspruch
2 angegeben ist, übergeordnete Summenwerte gebildet werden.
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Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Patentansprüchen
3 und 4 angegeben.
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Anhand von in der Zeichnung dargestellten Ausführungsbeispielen soll
die Erfindung im folgenden noch näher erläutert werden.
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In der Zeichnung bedeuten Fig. 1 das Blockschaltbild eines Funkempfängers
mit einer Synchronisiereinrichtung, Fig. 2 das Blockschaltbild eines Signaldecoders
für einen Funkempfänger nach Fig. 1 Fig. 3 die Wirkungsweise des Signaldecoders
nach Fig.2 näher erläuternde Zeitdiagramme, Fig. 4,5,6 das beim Verfahren nach der
Erfindung zur
Anwendung kommende Prinzip für die Ermittlung der
relativen Phasenlage zwischen der Bitphase des ankommenden Signals und der empfangsseitigen
Taktversorgung erläutertende Zeitdiagramme, Fig. 7 ein Schaltungsbeispiel für die
Ausführung des Verfahrens nach der Erfindung, Fig. 8 ein weiteres, die Erfindung
erläutertendes Diagramm, Fig. 9 eine Variante des Funkempfängers nach Fig.1.
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Der Funkempfänger nach Fig. 1 besteht aus dem eigentlichen Empfänger
E, der über die Antenne A das vom fernen Sender abgestrahlte radiofrequente Signal
RFs (t) empfängt und dieses Signal in die Basisfrequenzlage umsetzt. Das so gewonnene
übertragene, digitalen Charakter aufweisende Signal wird dann der Schwellwertschaltung
SS zugeführt, die an ihrem Ausgang eine binäre 1 abgibt, wenn die an ihrem zweiten
Eingang anstehende Bezugsspannung Us überschritten wird. Wird die Bezugsspannung
Us nicht überschritten, dann gibt die Schwellwertschaltung SS an ihrem Ausgang eine
binäre "0" ab. Dieses in Fig. 1 als binäres Signal se (t) bezeichnetes Signal wird
anschließend einem Signaldetektor SD zugeführt, der auch als Optimumdetektor bezeichnet
werden kann. Mit diesem Signaldetektor, der über die Bitsynchronisiereinrichtung
BS den in dieser Bitsynchronisiereinrichtung aus dem binären Signal se (t) zurückgewonnen
Bitsignaltakt erhält, wird das binäre Signal se (t) in dem Sinne optimal detektiert,
daß überlagerte Störungen, die das binäre Signal verfälschen, weitgehend eliminiert
werden. Am Ausgang des Signaldetektors SD tritt dann das vom überlagerten Geräusch
weitgehend befreite, ursprüngliche sendeseitige digitale Signal sa (t) auf. Optimumdetektoren
dieser Art sind beispielsweise in der Literaturstelle IEEE, Transactions
on
Communications Vol.COM-31, No. 4, April 1983, Seiten 554 bis 560, insbesondere Seite
555, Fig. 1 angegeben.
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Fig. 2 zeigt in Blockschaltbilddarstellung einen speziellen Signaldetektor
SD, wie er bei einem Empfänger nach Fig.1 Verwendung finden kann. Die Bitsynchronisiereinrichtung
BS liefert an diesen Signaldetektor SD drei Takte T1,T2,T3, die in der Fig. 3 neben
einem ungestörten binären Signal se (t) und einem hiervon abgeleiteten binären Signal
sel (t) dargestellt sind. Die Diagramme in Fig.3 sind durch die sie darstellenden
Signale bezeichnet und stellen jeweils die Amplitude A des Spannungsverlaufs über
der Zeit t dar.
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Das dem Signaldetektor SD eingangsseitig zugeführte binäre Signal
se (t) wird über den vom Takt T1 gesteuerten Abtastschalter S1 dem Integrator ID
zugeführt. Der Abtastschalter S1 tastet das Binärsignal se (t) in der richtigen
Bitphase praktisch für die Dauer einer Bitperiode ab. Wie Fig. 3 zeigt, ist das
binäre Signal eine I "O" i Folge mit einem Bezugsspannungswert Uo, der vorzugsweise
Null Volt beträgt. Der Integrator ID integriert die seinem Eingang zugeführte Spannung
über die Dauer der Taktzeit des Taktes T1 auf. Anschließend wird dieser Wert kurzfristig
mittels des vom Takt 2 gesteuerten Schalters S2 zum den Vergleicher VR übertragen.
Unmittelbar im Anschluß an das Wiederöffnen des Schalters S2 wird der Integrator
ID über den vom Takt T3 gesteuerten Schalter S3 kurzzeitig für einen neuen Integrationsvorgang
auf seinen Bezugsspannungswert Uo rückgesetzt.
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Das binäre Signal sel (t) weist eine Art Sägetahnfunktion auf, die
bei Vorhandensein einer binären "1", ausgehend vom Bezugsspannungswert Uo auf einem
positiven Maximal-
wert ansteigt und bei Vorhandensein einer binären
"0" auf einen Minimalwert absinkt. Weist das binäre Eingangssignal innerhalb einer
Bitperiode irgendwelche überlagerten Störungen, die hier lediglich als Signaleinbrüche
auftreten können, auf, dann wird der am Ende einer Bitperiode erreichte Integrationswert
am Ausgang des Integrators ID kleiner sein als im Diagramm sel (t) gezeigt. Solange
jedoch der Integrationswert die im Vergleicher VR vorgegebene obere und untere Schwelle
überschreitet, wird der Vergleicher VR eine binäre "1" oder "0" erkennen und diese
an den ihm nachgeschalteten Speicher SP weitergeben. Das von Störungen weitgehend
befreite binäre Signal sa (t) kann dann am Ausgang des Speichers SP, der zugleich
der Ausgang des Signal detektors SD ist, abgenommen werden.
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In den Zeitdiagrammen der Fig. 4, die denen in Fig. 3 entsprechen,
ist zunächst im Diagramm se (t) nochmals das ungestörte Eingangssignal se (t) dargestellt.
Im dritten Diagramm von oben ist das dem Signal se (t) entsprechende gestörte binäre
Eingangssignal se' (t) angegeben und darüber das dem ungestörten Eingangssignal
se (t) überlagerte Störsignal st (t). Dieses Störsignal kann in einfacher Weise
vom gestörten binären Signal se' (t) dadurch gewonnen werden, daß das ungestörte
Eingangssignal se (t) dem einen Eingang und das gestörte binäre Eingangssignal se
(t) dem anderen Eingang eines Exclusiv-Oder-Gatters zugeführt werden. Am Ausgang
dieses Exclusiv-Oder-Gatters tritt dann das Störsignal st (t) auf. Wie das gestörte
Eingangssignal se'(t) zeigt, weist es durch die Störung eine Reihe von zusätzlichen
Ubergängen auf, die das Auffinden der Bitphase des ursprünglichen Signals über eine
Auswertung der Signalübergänge praktisch unmöglich macht. Um hier das eigentlIche
Signal aufzufinden und
damit den Bittakt aus dem empfangenen Signal
zurückzugewinnen, wird, wie das anhand der Diagramme der Fig.5 und 6 erläutert wird,
von einer Mehrphasenintegration Gebrauch gemacht.
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Die Diagramme in Fig. 5 zeigen zunächst das Ergebnis einer Mehrphasenintegration
für ein ungestörtes Eingangssignal se (t). Unter dem Diagramm se (t) ist das Diagramm
i (O) dargestellt. Es zeigt über der Phase 0 den Integrationswert I von P = 8 unterschiedlichen
Abtastphasen des binären Signals se (t) bezogen auf eine Bitperiode. Die erste Bitperiode
erstreckt sich dabei über die Werte O = 1 bis 1 . Die zweite Bitperiode von 0 =
1 bis Z 2 2 2 Das binäre Eingangssignal se (t) wird also pro Bitperiode achtmal
abgetastet und gleichzeitig diese acht Abtastwerte aufintegriert. Bezogen auf die
erste Bitperiode bedeutet dies, daß beim Wert O = 0 die Startphase mit dem Anfang
eines Bits zusammenfällt, während sie beim Wert O = - 1/2 um 1800 voreilt und beim
Wert O = 1/2 um 1800 nacheilt.
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Wie der Verlauf i (0) zeigt, erreicht die Integrationsamplitude I
ihr Maximum = + 8 bei 0 = 0 und 0 = 2 und ihr Minimum bei 0 = 1, während der Wert
I bei 0 = - 1/2, 1/2, 3/2, 5/2 den Wert 0 hat, weil hier jeweils vier binäre "1"-Abtastwerte
und vier binäre "O"-Abtastwerte aufintegriert den Wert 0 ergeben.
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Die der Fig. 5 entsprechenden Diagramme in Fig. 6 zeigen den Verlauf
i'(O) in Abhängigkeit des gestörten binären Eingangssignals se'(t) und es wird deutlich,
daß auch hier trotz der erheblichen Störung die Phase des ursprünglichen binären
Signals bei den Werten O = 0,1 und 2 durch die dort auftretenden Spitzenwerte angezeigt
wird. Diese Art der Mehrfachabtastung des Signals pro Bitperiode in
Verbindung
mit der in den Fig.S und 6 dargestellten und beschriebenen Integration liefert somit
ein gutes Kriterium für die Ermittlung der relativen Phasen lage zwischen der empfangsseitigen
Taktversorgung und dem Bittakt im ankommenden Signal. Um unabhängig von einer raschen
Änderung der dem eigentlichen Nutzsignal überlagerten Störung mit hoher Wahrscheinlichkeit
die relative Phase zwischen Empfangstakt und empfangenen binären Signal zu erkennen
ist es zweckmäßig, die ermittelten Ergebnisse über eine größere Anzahl von beispielsweise
N-Bit in der Weise auszuwerten, daß die einer bestimmten Startphase, bezogen auf
ein Bit einander zugeordneten Summenwerte jeweils über die N-Bit hinweg nochmals
aufsummiert werden.
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Da hierbei die negativen Maxima den positiven Maxima gleichwertig
sind, ist es sinnvoll, die Gewichtung der Summenwerte nach ihren Beträgen vorzunehmen.
Die Gewichtungsfunktion ist hierbei eine gerade Funktion der Form f(x) = f (-x).
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Ein vorteilhaftes Ausführungsbeispiel für eine nach dem beschriebenen
Prinzip arbeitende Bitsynchronisiereinrichtung BS entsprechend Fig. 1 ist in Fig.
7 angegeben.
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Die Bitsynchronisiereinrichtung BS weist zunächst eine Taktversorgung
TG auf, die die Takte T1, T2, T3 für den Signaldetektor SD nach Fig. 1 liefert.
Die Taktversorgung TG ist hinsichtlich ihrer Taktphase einstellbar ausgeführt und
erhält über einer Auswertevorrichtung AV ein Steuersignal, das den Takt auf die
Bitphase des empfangsseitigen binären Signals se (t) nachregelt. Das eingangsseitige
binäre Signal se (t) wird zunächst mittels des Abtastschalters S4 pro Bitdauer achtmal
abgetastet und die Abtastwerte in ein acht Stufen umfassendes Schieberegister SR
eingegeben. Der Abtastschalter S4 wird hierbei mit dem Takt T1/8 gesteuert. Das
Schieberegister SR weist
pro Stufe einen Ausgang auf. Alle acht
Ausgänge sind jeweils über den Abtastschalter S5 mit dem Eingang eines Integrators
ID verbunden. Der Abtastschalter S5 tastet die Ausgänge der Schieberegisterstufen
während einer Bitperiode achtmal ab und erhält hierzu von der Taktversorgung TG
den Takt T1 /8. Er ist gegenüber dem Takt T1/8 für den Abtastschalter S4 geringfügig
in der Phase verzögert. Die acht Integratoren ID werden jeweils nach acht empfangenen
Abtastwerten über den Schalter S6 auf ihren Bezugsspannungswert Uo rückgesetzt.
Die an ihren Ausgängen am Ende von acht empfangenen Abtastwerten anstehenden Integrationswerte
werden Umwertern W zugeführt, in denen sie mit einer geraden Funktion gewichtet
werden. Die acht Ausgangsanschlüsse der Umwerter W sind wiederum über acht Schalter
S7 mit den Eingängen von acht Summierern S verbunden, denen die gewichteten Summenwerte
im Rhythmus einer Bitperiode über den die Schalter S7 steuernden Takt T3 zugeführt
werden. Die Summierer S werden über den Schalter S8, der vom Takt N T1 gesteuert
wird, im Rhythmus von N Bitperioden jeweils auf ihren Bezugsspannungswert Uo rückgesetzt.
Die übergeordneten Summenwerte an den Ausgängen der Summierer S werden dem Bewerter
EC zugeführt, der im Rhythmus von N Bitperioden die Phasenlage des Maxima der acht
übergeordneten Summenwerte ermittelt und das entsprechende Ergebnis der Auswerteeinrichtung
AV eingangsseitig zuführt.
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Die Gewichtung der Summenwerte der Integratoren ID erfolgt zweckmäßig
mit einer quaadratischen Funktion durch die die Maximalwerte gegenüber den übrigen
Werten besonders herausgehoben werden Mit anderen Worten läßt sich auf diese Weise
eine Verbesserung der Phasenanzeigeempfindlichkeit der Bitsynchronisationseinrichtung
erreichen.
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Durch die Verwendung des Schieberegisters SR wird erreicht, daß gleichzeitig
alle acht Integrierer ID an der Summenbildung von jeweils P = 8 Abtastwerten arbeiten
können. Hierdurch wird die für die Ermittlung des Bittaktes des empfangenen Binärsignals
se (t) erforderliche Analysezeit erheblich reduziert.
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Das Ergebnis einer von acht Abtastungen pro Bitperiode Gebrauch machenden
Bitsynchronisiereinrichtung nach Fig.7 mit einer Auswertung von jeweils acht übergeordneten
Summenwerten für ein Intervall von N = 32 Bit zeigt das Diagramm nach Fig. 8. Uber
die Phase 0 ist jeder Verlauf 12 I2 entsprechend einer Gewichtung in den Umwerter
W durch ein Faltungsintegral aufgetragen. Das von Störrungen überlagerte binäre
Eingangssignal se (t) hatte hierbei ein Signal-Geräuschverhältnis von 9 dB. Wie
das Diagramm erkennen läßt, ergibt sich eine eindeutige Spitze bei 12 = 15 % für
den Wert O = 0,5. Dies bedeutet, daß die relative Phase zwischen der Taktversorgung
TG und der Bitphase des eingangsseitigen binären Signals se (t) 1800 beträgt und
somit die Auswerteeinrichtung AV ein Regelsignal an die Taktversorgung TG abzugeben
hat, das diese Phasendifferenz möglichst auf Null reduziert. Bei einem ungestörten
eingangsseitigen binären Signal se (t) würde sich beim Diagramm 8 ein Wert 12 von
2048 einstellen. Dieser Maximalwert wird durch das relativ kleine Signal-Geräuschverhältnis
von 9 dB natürlich nicht erreicht. Dies ist jedoch nicht maßgebend, da es lediglich
auf eine eindeutige Spitze, bezogen auf den Phasenwert 0, ankommt, um eine eindeutige
Regelung gewährleisten zu können.
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Um die durch die Analyse des eingangsseitigen binären Signals se (t)
durch die Bitsynchronisiereinrichtung BS im Hinblick auf das Ausgangssignal sa (t)
des Signal detektors SD zu kompensieren, ist es, wie Fig. 9 zeigt, sinnvoll, bei
der Empfängerschaltung nach Fig.1 zwischen der Schwellwertschaltung SS und dem Eingang
des Signaldetektors SD ein Schieberegister SR anzuordnen, das die Verzögerungszeit
von N Bit, bezogen auf die Bitsynchronisiereinrichtung BS nach Fig. 7, ausgleicht.
Das Schieberegister SR weist in diesem Falle N Stufen auf und wird mit dem Takt
T3 fortgeschaltet.
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4 Patentansprüche 9 Figuren