JPH04271634A - インターフェイス回路 - Google Patents
インターフェイス回路Info
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- JPH04271634A JPH04271634A JP3032926A JP3292691A JPH04271634A JP H04271634 A JPH04271634 A JP H04271634A JP 3032926 A JP3032926 A JP 3032926A JP 3292691 A JP3292691 A JP 3292691A JP H04271634 A JPH04271634 A JP H04271634A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- transmission signal
- phase
- controlled oscillator
- locked loop
- Prior art date
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- Granted
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- 230000005540 biological transmission Effects 0.000 claims abstract description 53
- 230000001360 synchronised effect Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 7
- 230000010355 oscillation Effects 0.000 claims abstract description 6
- 238000005259 measurement Methods 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数の機器間でデータ
の伝送を行う場合に、受信側で伝送信号を受けるインタ
ーフェイス回路に関する。
の伝送を行う場合に、受信側で伝送信号を受けるインタ
ーフェイス回路に関する。
【０００２】
【従来の技術】コンパクトディスクプレーヤやデジタル
オーディオテープレコーダ等のデジタルオーディオ機器
間において、所定のフォーマットに従うデータ伝送を行
う場合、伝送信号の受信側では、各機器を伝送信号に同
期させると共に、受信した伝送信号を各機器に対応する
フォーマットに復調するように構成される。この構成に
より、それぞれの機器内で用いられる信号のフォーマッ
トが異なる場合でも、互いにデータの受け渡しが可能と
なる。
オーディオテープレコーダ等のデジタルオーディオ機器
間において、所定のフォーマットに従うデータ伝送を行
う場合、伝送信号の受信側では、各機器を伝送信号に同
期させると共に、受信した伝送信号を各機器に対応する
フォーマットに復調するように構成される。この構成に
より、それぞれの機器内で用いられる信号のフォーマッ
トが異なる場合でも、互いにデータの受け渡しが可能と
なる。
【０００３】受信側の機器で伝送信号を受けるインター
フェイス回路を図５に示す。送信側の機器から送られて
くる伝送信号ＤＩＮは、まず受信回路１に取り込まれ、
この受信回路１から復調回路２に入力される。伝送信号
ＤＩＮは、例えばＥＩＡＪ（日本電子機械工業会）のフ
ォーマットに従い、図６に示すように４ビットの固定信
号部分及び２８ビットのデータ部分で構成され、これら
の３２ビットの信号が連続している。受信回路１におい
ては、バイフェーズ符号に変調された伝送信号ＤＩＮの
データ部分のビットの切り換わりが検波され、その切り
換わりのタイミングに一致したクロックＤＣＫが取り出
される。このクロックＤＣＫは、位相ロックループ３に
入力され、クロックＤＣＫに同期した基準クロックＢＣ
Ｋを発生するように構成される。位相ロックループ３は
、電圧制御発振器、位相比較器及びローパスフィルタか
らなり、位相比較器の出力に応じて発振周波数が制御さ
れる電圧制御発振器の出力が、基準クロックＢＣＫとし
て受信回路１及び復調回路２に供給される。そして、復
調回路２は、伝送信号ＤＩＮに同期した基準クロックＢ
ＣＫに基づき、伝送信号ＤＩＮに対して各ビットのパリ
ティチェックやオーディオ機器に対応するフォーマット
への復調等の処理を施し、伝送信号ＤＩＮに同期した所
望のフォーマットのオーディオ信号ＡＤＳを次段の回路
に出力する。
フェイス回路を図５に示す。送信側の機器から送られて
くる伝送信号ＤＩＮは、まず受信回路１に取り込まれ、
この受信回路１から復調回路２に入力される。伝送信号
ＤＩＮは、例えばＥＩＡＪ（日本電子機械工業会）のフ
ォーマットに従い、図６に示すように４ビットの固定信
号部分及び２８ビットのデータ部分で構成され、これら
の３２ビットの信号が連続している。受信回路１におい
ては、バイフェーズ符号に変調された伝送信号ＤＩＮの
データ部分のビットの切り換わりが検波され、その切り
換わりのタイミングに一致したクロックＤＣＫが取り出
される。このクロックＤＣＫは、位相ロックループ３に
入力され、クロックＤＣＫに同期した基準クロックＢＣ
Ｋを発生するように構成される。位相ロックループ３は
、電圧制御発振器、位相比較器及びローパスフィルタか
らなり、位相比較器の出力に応じて発振周波数が制御さ
れる電圧制御発振器の出力が、基準クロックＢＣＫとし
て受信回路１及び復調回路２に供給される。そして、復
調回路２は、伝送信号ＤＩＮに同期した基準クロックＢ
ＣＫに基づき、伝送信号ＤＩＮに対して各ビットのパリ
ティチェックやオーディオ機器に対応するフォーマット
への復調等の処理を施し、伝送信号ＤＩＮに同期した所
望のフォーマットのオーディオ信号ＡＤＳを次段の回路
に出力する。
【０００４】逆に、送信側の機器では、そのオーディオ
機器に対応するフォーマットから各オーディオ機器に共
通の所定のフォーマットに変調した後に伝送ラインに送
出するように構成される。従って、このようなインター
フェイス回路によれば、受信側機器において、伝送信号
ＤＩＮに同期し、且つ各オーディオ機器に対応するフォ
ーマットのオーディオ信号ＡＤＳを得られることになる
ため、オーディオ機器間で信号のフォーマットが異なっ
ている場合でも、信号の伝送が可能になる。
機器に対応するフォーマットから各オーディオ機器に共
通の所定のフォーマットに変調した後に伝送ラインに送
出するように構成される。従って、このようなインター
フェイス回路によれば、受信側機器において、伝送信号
ＤＩＮに同期し、且つ各オーディオ機器に対応するフォ
ーマットのオーディオ信号ＡＤＳを得られることになる
ため、オーディオ機器間で信号のフォーマットが異なっ
ている場合でも、信号の伝送が可能になる。
【０００５】
【発明が解決しようとする課題】上述のようなデジタル
オーディオ用のインターフェイス回路においては、伝送
信号ＤＩＮの周波数が広い範囲、例えば先のＥＩＡＪの
フォーマットの場合、３２ＫＨｚ〜４８ＫＨｚの範囲で
切り換えられるため、周波数の切り換え時点で位相ロッ
クループ３の同期が外れることになる。この場合、位相
ロックループ３においては、位相比較器の出力を電圧制
御発振器に帰還する帰還路の時定数を小さく設定して位
相ロックループ３の立ち上がりを速くし、インターフェ
イス回路が伝送信号ＤＩＮの周波数の切り換えに追従で
きるように構成される。
オーディオ用のインターフェイス回路においては、伝送
信号ＤＩＮの周波数が広い範囲、例えば先のＥＩＡＪの
フォーマットの場合、３２ＫＨｚ〜４８ＫＨｚの範囲で
切り換えられるため、周波数の切り換え時点で位相ロッ
クループ３の同期が外れることになる。この場合、位相
ロックループ３においては、位相比較器の出力を電圧制
御発振器に帰還する帰還路の時定数を小さく設定して位
相ロックループ３の立ち上がりを速くし、インターフェ
イス回路が伝送信号ＤＩＮの周波数の切り換えに追従で
きるように構成される。
【０００６】しかしながら、位相ロックループ３の帰還
路の時定数が小さくなると、電圧制御発振器の発振が不
安定になり、位相ロックループ３から得られる基準クロ
ックＢＣＫにジッタが発生することになる。このため、
帰還路の時定数を必要以上に小さくすることができず、
伝送信号ＤＩＮの周波数が大きく変更された場合には、
基準クロックＢＣＫが伝送信号ＤＩＮに同期するまでに
長い期間を要することになる。場合によっては、基準ク
ロックＢＣＫの１クロックパルスがクロックＤＣＫに偶
然に一致して基準クロックＢＣＫの周波数が伝送信号Ｄ
ＩＮと異なる値で固定され、位相ロックループ３がロッ
クしなくなる虞れが生じる。
路の時定数が小さくなると、電圧制御発振器の発振が不
安定になり、位相ロックループ３から得られる基準クロ
ックＢＣＫにジッタが発生することになる。このため、
帰還路の時定数を必要以上に小さくすることができず、
伝送信号ＤＩＮの周波数が大きく変更された場合には、
基準クロックＢＣＫが伝送信号ＤＩＮに同期するまでに
長い期間を要することになる。場合によっては、基準ク
ロックＢＣＫの１クロックパルスがクロックＤＣＫに偶
然に一致して基準クロックＢＣＫの周波数が伝送信号Ｄ
ＩＮと異なる値で固定され、位相ロックループ３がロッ
クしなくなる虞れが生じる。
【０００７】そこで本発明は、伝送信号ＤＩＮの周波数
が変更されたときに、位相ロックループ３がロックしな
くなるのを防止し、伝送信号ＤＩＮの受信ができなくな
ることを無くすことを目的とする。
が変更されたときに、位相ロックループ３がロックしな
くなるのを防止し、伝送信号ＤＩＮの受信ができなくな
ることを無くすことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、送信側機器から送出される所定フォーマットの伝送
信号を受信側機器で受け、この伝送信号を上記受信側機
器に対応するフォーマットに復調すると共に、上記伝送
信号に同期した基本クロックを発生するインターフェイ
ス回路において、上記伝送信号を受信してビットの切り
換わりのタイミングに従う第１のクロックを発生する受
信手段と、上記第１のクロックを電圧制御発振器が発振
する第２のクロックと位相比較し、位相差に応じて上記
電圧制御発振器の発振周波数を制御する位相ロックルー
プと、上記伝送信号を上記第２のクロックに基づいて受
信側機器に対応するフォーマットに復調する復調手段と
、上記受信手段が上記伝送信号を受信してから上記伝送
信号に上記第２のクロックが同期するまでの期間を計測
する計測手段と、を備え、上記計測手段が上記伝送信号
の受信から上記第２のクロックの同期までの期間の計測
過程で、その計測値が一定値に達したときに上記位相ロ
ックループの位相比較器及び電圧制御発振器を再度初期
設定することにある。
解決するためになされたもので、その特徴とするところ
は、送信側機器から送出される所定フォーマットの伝送
信号を受信側機器で受け、この伝送信号を上記受信側機
器に対応するフォーマットに復調すると共に、上記伝送
信号に同期した基本クロックを発生するインターフェイ
ス回路において、上記伝送信号を受信してビットの切り
換わりのタイミングに従う第１のクロックを発生する受
信手段と、上記第１のクロックを電圧制御発振器が発振
する第２のクロックと位相比較し、位相差に応じて上記
電圧制御発振器の発振周波数を制御する位相ロックルー
プと、上記伝送信号を上記第２のクロックに基づいて受
信側機器に対応するフォーマットに復調する復調手段と
、上記受信手段が上記伝送信号を受信してから上記伝送
信号に上記第２のクロックが同期するまでの期間を計測
する計測手段と、を備え、上記計測手段が上記伝送信号
の受信から上記第２のクロックの同期までの期間の計測
過程で、その計測値が一定値に達したときに上記位相ロ
ックループの位相比較器及び電圧制御発振器を再度初期
設定することにある。
【０００９】
【作用】本発明によれば、位相ロックループの電圧制御
発振器が発振する第２のクロックが、所定の期間を経過
しても伝送信号ＤＩＮから得られる第１のクロックに同
期しなかった場合に、位相比較器及び電圧制御発振器が
初期設定され、再度第２のクロックが第１のクロックと
位相比較されて第２のクロックの周波数が調整される。
発振器が発振する第２のクロックが、所定の期間を経過
しても伝送信号ＤＩＮから得られる第１のクロックに同
期しなかった場合に、位相比較器及び電圧制御発振器が
初期設定され、再度第２のクロックが第１のクロックと
位相比較されて第２のクロックの周波数が調整される。
【００１０】
【実施例】本発明の実施例を図面に従って説明する。本
発明のインターフェイス回路の構成を図１に示す。この
図において、受信回路１及び復調回路２は、図５と同様
に、送信側機器から送られる伝送信号ＤＩＮを受信回路
１に取り込み、受信回路１から復調回路２に伝送信号Ｄ
ＩＮを与えるように構成される。
発明のインターフェイス回路の構成を図１に示す。この
図において、受信回路１及び復調回路２は、図５と同様
に、送信側機器から送られる伝送信号ＤＩＮを受信回路
１に取り込み、受信回路１から復調回路２に伝送信号Ｄ
ＩＮを与えるように構成される。
【００１１】本発明の特徴とするところは、受信回路１
が伝送信号ＤＩＮを受信してから特定の期間を経過して
も、基準クロックＢＣＫが伝送信号ＤＩＮに同期しなか
った場合に、位相ロックループ１０をリセットすること
にある。即ち、位相ロックループ１０は、クロックＤＣ
Ｋと基準クロックＢＣＫとの位相を比較する位相比較器
１１、位相比較器１１の出力ＰＤを受けるローパスフィ
ルタ１２及びローパスフィルタ１２が出力する制御電圧
ＶＣに応じて発振周波数が変化する電圧制御発振器１３
からなり、位相ロックループ１０が特定期間内にロック
しなかったことが検知されると、位相比較器１１及び電
圧制御発振器１３がリセットされて再び基準クロックＢ
ＣＫとクロックＤＣＫとの位相比較を開始する用に構成
される。
が伝送信号ＤＩＮを受信してから特定の期間を経過して
も、基準クロックＢＣＫが伝送信号ＤＩＮに同期しなか
った場合に、位相ロックループ１０をリセットすること
にある。即ち、位相ロックループ１０は、クロックＤＣ
Ｋと基準クロックＢＣＫとの位相を比較する位相比較器
１１、位相比較器１１の出力ＰＤを受けるローパスフィ
ルタ１２及びローパスフィルタ１２が出力する制御電圧
ＶＣに応じて発振周波数が変化する電圧制御発振器１３
からなり、位相ロックループ１０が特定期間内にロック
しなかったことが検知されると、位相比較器１１及び電
圧制御発振器１３がリセットされて再び基準クロックＢ
ＣＫとクロックＤＣＫとの位相比較を開始する用に構成
される。
【００１２】復調回路２には、復調処理が正常に行われ
るか否かの判定により位相ロックループ１０のロックを
検知するロック検知部１４が設けられ、このロック検知
部１４の出力ＬＤに基づいてＰＬＬ制御回路１５で位相
ロックループ１０がロックするまでの期間が計測される
。このロック検知部１１は、復調回路２で行われるパリ
ティチェックの結果に数回連続してエラーが生じなかっ
た場合に位相ロックループ１０がロックしたと判定する
ように構成される。これは、位相ロックループ１０のロ
ック判定の誤りを防止するためで、基準クロックＢＣＫ
の１クロックパルスが偶然にクロックＤＣＫに一致した
場合は、位相ロックループ１０がロックしたと判定され
ない。
るか否かの判定により位相ロックループ１０のロックを
検知するロック検知部１４が設けられ、このロック検知
部１４の出力ＬＤに基づいてＰＬＬ制御回路１５で位相
ロックループ１０がロックするまでの期間が計測される
。このロック検知部１１は、復調回路２で行われるパリ
ティチェックの結果に数回連続してエラーが生じなかっ
た場合に位相ロックループ１０がロックしたと判定する
ように構成される。これは、位相ロックループ１０のロ
ック判定の誤りを防止するためで、基準クロックＢＣＫ
の１クロックパルスが偶然にクロックＤＣＫに一致した
場合は、位相ロックループ１０がロックしたと判定され
ない。
【００１３】また、ＰＬＬ制御回路１５は、図２に示す
ように、ロック検知部１４の出力ＬＤでリセットされて
基準クロックＢＣＫでカウントアップされるカウンタ１
６と、このカウンタ１６の出力が特定の値に達したこと
を判定するデコーダ１７からなり、ロック検知部１４が
位相ロックループ１０のロックを検知するまでは、カウ
ンタ１６が基準クロックＢＣＫをカウントする用に構成
される。そして、カウンタ１６のカウント値が特定の値
に達すると、即ち特定のクロック期間が経過した後に、
デコーダ１７がリセットパルスＲＳＰを位相ロックルー
プ１０の位相比較器１１及び電圧制御発振器１３に与え
る。従って、デコーダ１７に設定される値に対応する期
間が経過しても位相ロックループ１０のロックが確認さ
れなかった場合には、位相ロックループ１０が初期設定
されて、基準クロックＢＣＫの伝送信号ＤＩＮに対する
位相の制御が再度行われることになる。
ように、ロック検知部１４の出力ＬＤでリセットされて
基準クロックＢＣＫでカウントアップされるカウンタ１
６と、このカウンタ１６の出力が特定の値に達したこと
を判定するデコーダ１７からなり、ロック検知部１４が
位相ロックループ１０のロックを検知するまでは、カウ
ンタ１６が基準クロックＢＣＫをカウントする用に構成
される。そして、カウンタ１６のカウント値が特定の値
に達すると、即ち特定のクロック期間が経過した後に、
デコーダ１７がリセットパルスＲＳＰを位相ロックルー
プ１０の位相比較器１１及び電圧制御発振器１３に与え
る。従って、デコーダ１７に設定される値に対応する期
間が経過しても位相ロックループ１０のロックが確認さ
れなかった場合には、位相ロックループ１０が初期設定
されて、基準クロックＢＣＫの伝送信号ＤＩＮに対する
位相の制御が再度行われることになる。
【００１４】以上の構成によれば、基準クロックＢＣＫ
が伝送信号ＤＩＮに同期しない場合でも、特定の期間を
経過した時点で位相ロックループ１０がリセットされる
ため、基準クロックＢＣＫの１クロックパルスがクロッ
クＤＣＫに偶然に一致して基準クロックＢＣＫが伝送信
号ＤＩＮとは異なる周波数で固定されることがなくなる
。なお、位相ロックループ１０がロックしたのを判定す
る方法としては、復調回路２でのパリティチェックエラ
ーを検知する方法の他に、位相比較器１２の出力や、ロ
ーパスフィルタ１３の出力から判定する方法も可能であ
る。 例えば、ローパスフィルタ１３の出力レベル、即ち、制
御電圧ＶＣのレベルを判定するレベル判定回路を設けて
、制御電圧ＶＣが所定の範囲に入ったときに位相ロック
ループ１０がロックしたと判定するように構成する。 あるいは、位相比較器１１の出力ＰＤの立ち上がり及び
立ち下がりを検波し、位相比較器１１から電源電位また
は接地電位が出力されている期間を計測して位相ロック
ループ１０のロックを判定する用に構成することも可能
である。
が伝送信号ＤＩＮに同期しない場合でも、特定の期間を
経過した時点で位相ロックループ１０がリセットされる
ため、基準クロックＢＣＫの１クロックパルスがクロッ
クＤＣＫに偶然に一致して基準クロックＢＣＫが伝送信
号ＤＩＮとは異なる周波数で固定されることがなくなる
。なお、位相ロックループ１０がロックしたのを判定す
る方法としては、復調回路２でのパリティチェックエラ
ーを検知する方法の他に、位相比較器１２の出力や、ロ
ーパスフィルタ１３の出力から判定する方法も可能であ
る。 例えば、ローパスフィルタ１３の出力レベル、即ち、制
御電圧ＶＣのレベルを判定するレベル判定回路を設けて
、制御電圧ＶＣが所定の範囲に入ったときに位相ロック
ループ１０がロックしたと判定するように構成する。 あるいは、位相比較器１１の出力ＰＤの立ち上がり及び
立ち下がりを検波し、位相比較器１１から電源電位また
は接地電位が出力されている期間を計測して位相ロック
ループ１０のロックを判定する用に構成することも可能
である。
【００１５】
【発明の効果】本発明によれば、位相ロックループが伝
送信号に同期しない状態で固定されることがなくなり、
伝送信号を受信できなくなるのを防止することができる
。従って、インターフェイス回路の立ち上がりを確実に
することができ、信頼性を向上することができる。
送信号に同期しない状態で固定されることがなくなり、
伝送信号を受信できなくなるのを防止することができる
。従って、インターフェイス回路の立ち上がりを確実に
することができ、信頼性を向上することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】ＰＬＬ制御回路の回路図である。
【図３】従来のインターフェイス回路のブロック図であ
る。
る。
【図４】伝送信号のフォーマットを示す図である。
１ 受信回路
２ 復調回路
３、１０ 位相ロックループ
１１ 位相比較器
１２ ローパスフィルタ
１３ 電圧制御発振器
１４ ロック検知部
１５ ＰＬＬ制御回路
１６ カウンタ
１７ デコーダ
Claims (4)
- 【請求項１】 送信側機器から送出される所定フォー
マットの伝送信号を受信側機器で受け、この伝送信号を
上記受信側機器に対応するフォーマットに復調すると共
に、上記伝送信号に同期した基本クロックを発生するイ
ンターフェイス回路において、上記伝送信号を受信して
ビットの切り換わりのタイミングに従う第１のクロック
を発生する受信手段と、上記第１のクロックを電圧制御
発振器が発振する第２のクロックと位相比較し、位相差
に応じて上記電圧制御発振器の発振周波数を制御する位
相ロックループと、上記伝送信号を上記第２のクロック
に基づいて受信側機器に対応するフォーマットに復調す
る復調手段と、上記受信手段が上記伝送信号を受信して
から上記伝送信号に上記第２のクロックが同期するまで
の期間を計測する計測手段と、を備え、上記計測手段が
上記伝送信号の受信から上記第２のクロックの同期まで
の期間の計測過程で、その計測値が一定値に達したとき
に上記位相ロックループの位相比較器及び電圧制御発振
器を初期設定することを特徴とするインターフェイス回
路。 - 【請求項２】 上記復調手段で復調された復調信号の
誤りを判定し、所定の期間にわたって誤りが無いときに
、上記伝送信号に上記第２のクロックが同期したと判定
することを特徴とする請求項１記載のインターフェイス
回路。 - 【請求項３】 上記位相ロックループにおける位相比
較出力が特定のレベルの範囲内になったときに、上記伝
送信号に上記第２のクロックが同期したと判定すること
を特徴とする請求項１記載のインターフェイス回路。 - 【請求項４】 与えられる制御電圧に応じた周波数の
クロックを発生する電圧制御発振器と、この電圧制御発
振器の発振するクロックと一定周期の基準クロックとの
位相を比較する位相比較器と、上記位相比較器の比較出
力を受けて上記電圧制御発振器に制御電圧として与える
ローパスフィルタと、上記位相比較器及び電圧制御発振
器の立ち上がりから上記基準クロックに上記電圧制御発
振器の発振するクロックが同期するまでの期間を計測す
る計測手段と、を備え、上記計測手段が立ち上がりから
上記第２の信号の同期までの期間の計測過程で、その計
測値が一定値に達したときに上記位相比較器及び上記電
圧制御発振器を再度初期設定することを特徴とする位相
ロックループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032926A JP2578693B2 (ja) | 1991-02-27 | 1991-02-27 | インターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032926A JP2578693B2 (ja) | 1991-02-27 | 1991-02-27 | インターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271634A true JPH04271634A (ja) | 1992-09-28 |
| JP2578693B2 JP2578693B2 (ja) | 1997-02-05 |
Family
ID=12372518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032926A Expired - Lifetime JP2578693B2 (ja) | 1991-02-27 | 1991-02-27 | インターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578693B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066988A (en) * | 1997-08-20 | 2000-05-23 | Nec Corporation | Phase locked loop circuit with high stability having a reset signal generating circuit |
| JP2005528843A (ja) * | 2002-06-04 | 2005-09-22 | トムソン ライセンシング ソシエテ アノニム | 無線信号損失の検出 |
| JP2007116662A (ja) * | 2005-10-20 | 2007-05-10 | Honeywell Internatl Inc | ロックの喪失後にフェーズ・ロックド・ループをリセットするための回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6469123A (en) * | 1987-09-10 | 1989-03-15 | Sanyo Electric Co | Phase control circuit |
| JPH02193431A (ja) * | 1989-01-20 | 1990-07-31 | Mitsubishi Electric Corp | データ復調装置 |
-
1991
- 1991-02-27 JP JP3032926A patent/JP2578693B2/ja not_active Expired - Lifetime
Patent Citations (2)
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