JPH04271636A - インターフェイス回路 - Google Patents
インターフェイス回路Info
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- JPH04271636A JPH04271636A JP3032928A JP3292891A JPH04271636A JP H04271636 A JPH04271636 A JP H04271636A JP 3032928 A JP3032928 A JP 3032928A JP 3292891 A JP3292891 A JP 3292891A JP H04271636 A JPH04271636 A JP H04271636A
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- phase
- clock
- circuit
- locked loop
- transmission signal
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Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 36
- 230000001360 synchronised effect Effects 0.000 claims abstract description 15
- 230000010355 oscillation Effects 0.000 claims description 17
- 230000007423 decrease Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 206010027336 Menstruation delayed Diseases 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数の機器間でデータ
の伝送を行う場合に、受信側で伝送信号を受けるインタ
ーフェイス回路に関する。
の伝送を行う場合に、受信側で伝送信号を受けるインタ
ーフェイス回路に関する。
【０００２】
【従来の技術】コンパクトディスクプレーヤやデジタル
オーディオテープレコーダ等のデジタルオーディオ機器
間において、所定のフォーマットに従うデータ伝送を行
う場合、伝送信号の受信側では、各機器を伝送信号に同
期させると共に、受信した伝送信号を各機器に対応する
フォーマットに復調するように構成される。この構成に
より、それぞれの機器内で用いられる信号のフォーマッ
トが異なる場合でも、互いにデータの受け渡しが可能と
なる。
オーディオテープレコーダ等のデジタルオーディオ機器
間において、所定のフォーマットに従うデータ伝送を行
う場合、伝送信号の受信側では、各機器を伝送信号に同
期させると共に、受信した伝送信号を各機器に対応する
フォーマットに復調するように構成される。この構成に
より、それぞれの機器内で用いられる信号のフォーマッ
トが異なる場合でも、互いにデータの受け渡しが可能と
なる。
【０００３】受信側の機器で伝送信号を受けるインター
フェイス回路を図５に示す。送信側の機器から送られて
くる伝送信号ＤＩＮは、まず受信回路１に取り込まれ、
この受信回路１から復調回路２に入力される。伝送信号
ＤＩＮは、例えばＥＩＡＪ（日本電子機械工業会）のフ
ォーマットに従い、図６に示すように４ビットの固定信
号部分及び２８ビットのデータ部分で構成され、これら
の３２ビットの信号が連続している。受信回路１におい
ては、バイフェーズ符号に変調された伝送信号ＤＩＮの
データ部分のビットの切り換わりが検波され、その切り
換わりのタイミングに一致したクロックＤＣＫが取り出
される。このクロックＤＣＫは、位相ロックループ３に
入力され、クロックＤＣＫに同期した基準クロックＢＣ
Ｋを発生するように構成される。位相ロックループ３は
、電圧制御発振器、位相比較器及びローパスフィルタか
らなり、位相比較器の出力に応じて発振周波数が制御さ
れる電圧制御発振器の出力が、基準クロックＢＣＫとし
て受信回路１及び復調回路２に供給される。そして、復
調回路２は、伝送信号ＤＩＮに同期した基準クロックＢ
ＣＫに基づき、伝送信号ＤＩＮに対して各ビットのパリ
ティチェックやオーディオ機器に対応するフォーマット
への復調等の処理を施し、伝送信号ＤＩＮに同期した所
望のフォーマットのオーディオ信号ＡＤＳを次段の回路
に出力する。
フェイス回路を図５に示す。送信側の機器から送られて
くる伝送信号ＤＩＮは、まず受信回路１に取り込まれ、
この受信回路１から復調回路２に入力される。伝送信号
ＤＩＮは、例えばＥＩＡＪ（日本電子機械工業会）のフ
ォーマットに従い、図６に示すように４ビットの固定信
号部分及び２８ビットのデータ部分で構成され、これら
の３２ビットの信号が連続している。受信回路１におい
ては、バイフェーズ符号に変調された伝送信号ＤＩＮの
データ部分のビットの切り換わりが検波され、その切り
換わりのタイミングに一致したクロックＤＣＫが取り出
される。このクロックＤＣＫは、位相ロックループ３に
入力され、クロックＤＣＫに同期した基準クロックＢＣ
Ｋを発生するように構成される。位相ロックループ３は
、電圧制御発振器、位相比較器及びローパスフィルタか
らなり、位相比較器の出力に応じて発振周波数が制御さ
れる電圧制御発振器の出力が、基準クロックＢＣＫとし
て受信回路１及び復調回路２に供給される。そして、復
調回路２は、伝送信号ＤＩＮに同期した基準クロックＢ
ＣＫに基づき、伝送信号ＤＩＮに対して各ビットのパリ
ティチェックやオーディオ機器に対応するフォーマット
への復調等の処理を施し、伝送信号ＤＩＮに同期した所
望のフォーマットのオーディオ信号ＡＤＳを次段の回路
に出力する。
【０００４】逆に、送信側の機器では、そのオーディオ
機器に対応するフォーマットから各オーディオ機器に共
通の所定のフォーマットに変調した後に伝送ラインに送
出するように構成される。従って、このようなインター
フェイス回路によれば、受信側機器において、伝送信号
ＤＩＮに同期し、且つ各オーディオ機器に対応するフォ
ーマットのオーディオ信号ＡＤＳを得られることになる
ため、オーディオ機器間で信号のフォーマットが異なっ
ている場合でも、信号の伝送が可能になる。
機器に対応するフォーマットから各オーディオ機器に共
通の所定のフォーマットに変調した後に伝送ラインに送
出するように構成される。従って、このようなインター
フェイス回路によれば、受信側機器において、伝送信号
ＤＩＮに同期し、且つ各オーディオ機器に対応するフォ
ーマットのオーディオ信号ＡＤＳを得られることになる
ため、オーディオ機器間で信号のフォーマットが異なっ
ている場合でも、信号の伝送が可能になる。
【０００５】
【発明が解決しようとする課題】上述のインターフェイ
ス回路に採用される位相ロックループ３においては、位
相比較器の出力を電圧制御発振器に帰還する帰還路の時
定数、即ち、位相比較器の出力を受けて電圧制御発振器
に与えるローパスフィルタの時定数が比較的小さく設定
される。これは、位相ロックループ３の立ち上がりを速
くしてインターフェイス回路が伝送信号ＤＩＮの周波数
の変動に追従しやすくするためであり、これにより伝送
信号ＤＩＮの周波数の切り換わりに対応できるようにな
っている。
ス回路に採用される位相ロックループ３においては、位
相比較器の出力を電圧制御発振器に帰還する帰還路の時
定数、即ち、位相比較器の出力を受けて電圧制御発振器
に与えるローパスフィルタの時定数が比較的小さく設定
される。これは、位相ロックループ３の立ち上がりを速
くしてインターフェイス回路が伝送信号ＤＩＮの周波数
の変動に追従しやすくするためであり、これにより伝送
信号ＤＩＮの周波数の切り換わりに対応できるようにな
っている。
【０００６】しかしながら、帰還路の時定数が小さい位
相ロックループ３は、位相比較器の出力に含まれる微小
なジッタが帰還路で十分に吸収されないため、電圧制御
発振器の発振にもジッタが含まれることになる。従って
、復調回路２での伝送信号ＤＩＮの復調処理が安定して
行われなくなり、オーディオ信号ＡＤＳにエラーが発生
する虞れがある。
相ロックループ３は、位相比較器の出力に含まれる微小
なジッタが帰還路で十分に吸収されないため、電圧制御
発振器の発振にもジッタが含まれることになる。従って
、復調回路２での伝送信号ＤＩＮの復調処理が安定して
行われなくなり、オーディオ信号ＡＤＳにエラーが発生
する虞れがある。
【０００７】そこで本発明は、基準クロックＢＣＫが伝
送信号ＤＩＮに同期した後に、位相ロックループ３の電
圧制御発振器の発振を安定化し、復調回路２での復調処
理を正確に行わせることを目的とする。
送信号ＤＩＮに同期した後に、位相ロックループ３の電
圧制御発振器の発振を安定化し、復調回路２での復調処
理を正確に行わせることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、送信側機器から送出される所定フォーマットの伝送
信号を受信側機器で受け、この伝送信号を上記受信側機
器に対応するフォーマットに復調すると共に、上記伝送
信号に同期した基本クロックを発生するインターフェイ
ス回路において、上記伝送信号を受信してビットの切り
換わりのタイミングに従う第１のクロックを発生する受
信手段と、上記第１のクロックを電圧制御発振器が発振
する第２のクロックと位相比較し、位相差に応じて上記
電圧制御発振器の発振周波数を制御する位相ロックルー
プと、上記伝送信号を上記第２のクロックに基づいて所
望のフォーマットに復調する復調手段と、上記第２のク
ロックが上記伝送信号に同期した後に上記位相ロックル
ープにおいて位相比較出力が電圧制御発振器に帰還され
る帰還路の時定数を増大させる制御手段と、を備えたこ
とにある。
解決するためになされたもので、その特徴とするところ
は、送信側機器から送出される所定フォーマットの伝送
信号を受信側機器で受け、この伝送信号を上記受信側機
器に対応するフォーマットに復調すると共に、上記伝送
信号に同期した基本クロックを発生するインターフェイ
ス回路において、上記伝送信号を受信してビットの切り
換わりのタイミングに従う第１のクロックを発生する受
信手段と、上記第１のクロックを電圧制御発振器が発振
する第２のクロックと位相比較し、位相差に応じて上記
電圧制御発振器の発振周波数を制御する位相ロックルー
プと、上記伝送信号を上記第２のクロックに基づいて所
望のフォーマットに復調する復調手段と、上記第２のク
ロックが上記伝送信号に同期した後に上記位相ロックル
ープにおいて位相比較出力が電圧制御発振器に帰還され
る帰還路の時定数を増大させる制御手段と、を備えたこ
とにある。
【０００９】
【作用】本発明によれば、位相ロックループの電圧制御
発振器が発振する基準クロックが、送信側機器から送ら
れる伝送信号に同期した後に、位相比較器から電圧制御
発振器への帰還路の時定数が増大されることで、位相比
較器の出力に含まれるジッタが帰還路で吸収され、電圧
制御発振器の出力からジッタが除去される。このため、
電圧制御発振器の発振が安定化されて位相ロックループ
から得られる基準クロックの周波数が一定となりる。
発振器が発振する基準クロックが、送信側機器から送ら
れる伝送信号に同期した後に、位相比較器から電圧制御
発振器への帰還路の時定数が増大されることで、位相比
較器の出力に含まれるジッタが帰還路で吸収され、電圧
制御発振器の出力からジッタが除去される。このため、
電圧制御発振器の発振が安定化されて位相ロックループ
から得られる基準クロックの周波数が一定となりる。
【００１０】
【実施例】本発明の実施例を図面に従って説明する。本
発明のインターフェイス回路の構成を図１に示す。この
図において、受信回路１及び復調回路２は、図５と同様
に、送信側機器から送られる伝送信号ＤＩＮを受信回路
１に取り込み、受信回路１から復調回路２に伝送信号Ｄ
ＩＮを与えるように構成される。
発明のインターフェイス回路の構成を図１に示す。この
図において、受信回路１及び復調回路２は、図５と同様
に、送信側機器から送られる伝送信号ＤＩＮを受信回路
１に取り込み、受信回路１から復調回路２に伝送信号Ｄ
ＩＮを与えるように構成される。
【００１１】本発明の特徴とするところは、復調回路２
での復調処理が所定の期間にわたって正常に行われたと
きに伝送信号ＤＩＮに基準クロックＢＣＫが同期した、
即ち位相ロックループ１０がロックしたと判定されて、
位相ロックループ１０の帰還路の時定数の設定を大きく
することにある。復調回路２には、復調処理が正常に行
われるか否かの判定により位相ロックループ１０のロッ
クを検知するロック検知部１１が設けられ、このロック
検知部１１の出力ＬＤに基づいて位相ロックループ１０
の帰還路の時定数が変更される。位相ロックループ１０
は、クロックＤＣＫと基準クロックＢＣＫとの位相を比
較する位相比較器１２、時定数がロック検知部１１の出
力ＬＤに従って切り換え制御されるローパスフィルタ１
３及び電圧制御発振器１４で構成され、位相比較器１３
の出力ＰＤがローパスフィルタ１３を介して電圧制御発
振器１４に制御電圧ＶＣとして与えられる。
での復調処理が所定の期間にわたって正常に行われたと
きに伝送信号ＤＩＮに基準クロックＢＣＫが同期した、
即ち位相ロックループ１０がロックしたと判定されて、
位相ロックループ１０の帰還路の時定数の設定を大きく
することにある。復調回路２には、復調処理が正常に行
われるか否かの判定により位相ロックループ１０のロッ
クを検知するロック検知部１１が設けられ、このロック
検知部１１の出力ＬＤに基づいて位相ロックループ１０
の帰還路の時定数が変更される。位相ロックループ１０
は、クロックＤＣＫと基準クロックＢＣＫとの位相を比
較する位相比較器１２、時定数がロック検知部１１の出
力ＬＤに従って切り換え制御されるローパスフィルタ１
３及び電圧制御発振器１４で構成され、位相比較器１３
の出力ＰＤがローパスフィルタ１３を介して電圧制御発
振器１４に制御電圧ＶＣとして与えられる。
【００１２】復調回路２に設けられるロック検知部１１
は、復調回路２で行われるパリティチェックの結果に数
回連続してエラーが生じなかった場合に位相ロックルー
プ１０がロックしたと判定するように構成される。これ
は、位相ロックループ１０のロック判定の誤りを防止す
るためで、基準クロックＢＣＫの１クロックパルスが偶
然にクロックＤＣＫに一致した場合は、位相ロックルー
プ１０がロックしたと判定されない。
は、復調回路２で行われるパリティチェックの結果に数
回連続してエラーが生じなかった場合に位相ロックルー
プ１０がロックしたと判定するように構成される。これ
は、位相ロックループ１０のロック判定の誤りを防止す
るためで、基準クロックＢＣＫの１クロックパルスが偶
然にクロックＤＣＫに一致した場合は、位相ロックルー
プ１０がロックしたと判定されない。
【００１３】位相比較器１２は、図２に示すように、ク
ロックＤＣＫと基準クロックＢＣＫとの位相差を検波す
る位相検波部１５及びこの位相検波部１５の出力を受け
るチャージポンプ１６からなり、クロックＤＣＫに対し
て基準クロックＢＣＫが遅れると遅れた期間だけチャー
ジポンプ１６のＰチャンネル側がオンして電源電圧が出
力され、逆に進むと進んだ期間だけＮチャンネル側がオ
ンして接地電位が出力される。その他の期間には、チャ
ージポンプ１６がオフ状態になり、出力は、ハイインピ
ーダンスとなる。そして、ローパスフィルタ１３は、例
えば図２に示すように、並列に接続された２つの抵抗１
７、１８の一方にスイッチ１９が接続され、このスイッ
チ１９がロック検知部１１の出力ＬＤに応じてオフされ
ると、ローパスフィルタ１３の時定数が大きくなるよう
に構成される。このような抵抗１７、１８は、通常、多
結晶シリコン層により形成され、その多結晶シリコン層
自体の抵抗と多結晶シリコン層の寄生容量によるコンデ
ンサ２０との結合によりローパスフィルタ１３が構成さ
れる。従って、基準クロックＢＣＫとクロックＤＣＫと
の位相比較の結果、図３に示すような出力ＰＤがえられ
、ローパスフィルタ１３から出力される制御電圧ＶＣは
、基準クロックＢＣＫがクロックＤＣＫに遅れると高く
なり、逆に進むと低くなるため、電圧制御発振器１４の
発振がクロックＤＣＫに従うように制御されることにな
る。このとき、ロック検知部１１が位相ロックループ１
０がロックしたのを検知するまでは、ローパスフィルタ
１３内のスイッチ１９がオンしており、帰還路の時定数
が小さく設定され、位相比較器１２の出力ＰＤの変化に
対して電圧制御発振器１４の制御電圧ＶＣが機敏に変動
する。そして、ロック検知部１１が位相ロックループ１
０がロックしたのを検知した後には、スイッチ１９がオ
フし、帰還路の時定数が大きく設定され、位相比較器１
２の出力の変化に対して電圧制御発振器１４の制御電圧
ＶＣの変化が緩慢になる。このため、位相ロックループ
１０のロックするまでは、電圧制御発振器１４の発振が
頻繁に変化するのに対して、ロックした後には、電圧制
御発振器１４の発振が安定することになる。
ロックＤＣＫと基準クロックＢＣＫとの位相差を検波す
る位相検波部１５及びこの位相検波部１５の出力を受け
るチャージポンプ１６からなり、クロックＤＣＫに対し
て基準クロックＢＣＫが遅れると遅れた期間だけチャー
ジポンプ１６のＰチャンネル側がオンして電源電圧が出
力され、逆に進むと進んだ期間だけＮチャンネル側がオ
ンして接地電位が出力される。その他の期間には、チャ
ージポンプ１６がオフ状態になり、出力は、ハイインピ
ーダンスとなる。そして、ローパスフィルタ１３は、例
えば図２に示すように、並列に接続された２つの抵抗１
７、１８の一方にスイッチ１９が接続され、このスイッ
チ１９がロック検知部１１の出力ＬＤに応じてオフされ
ると、ローパスフィルタ１３の時定数が大きくなるよう
に構成される。このような抵抗１７、１８は、通常、多
結晶シリコン層により形成され、その多結晶シリコン層
自体の抵抗と多結晶シリコン層の寄生容量によるコンデ
ンサ２０との結合によりローパスフィルタ１３が構成さ
れる。従って、基準クロックＢＣＫとクロックＤＣＫと
の位相比較の結果、図３に示すような出力ＰＤがえられ
、ローパスフィルタ１３から出力される制御電圧ＶＣは
、基準クロックＢＣＫがクロックＤＣＫに遅れると高く
なり、逆に進むと低くなるため、電圧制御発振器１４の
発振がクロックＤＣＫに従うように制御されることにな
る。このとき、ロック検知部１１が位相ロックループ１
０がロックしたのを検知するまでは、ローパスフィルタ
１３内のスイッチ１９がオンしており、帰還路の時定数
が小さく設定され、位相比較器１２の出力ＰＤの変化に
対して電圧制御発振器１４の制御電圧ＶＣが機敏に変動
する。そして、ロック検知部１１が位相ロックループ１
０がロックしたのを検知した後には、スイッチ１９がオ
フし、帰還路の時定数が大きく設定され、位相比較器１
２の出力の変化に対して電圧制御発振器１４の制御電圧
ＶＣの変化が緩慢になる。このため、位相ロックループ
１０のロックするまでは、電圧制御発振器１４の発振が
頻繁に変化するのに対して、ロックした後には、電圧制
御発振器１４の発振が安定することになる。
【００１４】以上の構成によれば、ロック検知部１１が
位相ロックループ１０のロックを検知すると、電圧制御
発振器１４の発振が安定することから、位相比較器１２
の出力ＰＤの微小な変化が電圧制御発振器１４の発振に
ジッタとして表れることがなくなる。位相ロックループ
１０がロックしたのを判定する方法としては、復調回路
２でのパリティチェックエラーを検知する方法の他に、
位相比較器１２の出力や、ローパスフィルタ１３の出力
から判定する方法も可能である。例えば、図４に示すよ
うに、ローパスフィルタ１３の出力レベル、即ち、制御
電圧ＶＣのレベルを判定するレベル判定回路２１を設け
て、制御電圧ＶＣが所定の範囲に入ったときに位相ロッ
クループ１０がロックしたと判定するように構成する。 この場合、制御電圧ＶＣのレベルの判定方法としては、
位相比較器１２の出力を短い周期でサンプリングし、こ
のサンプリング値を所定の期間にわたって平均した値を
特定の基準値と比較するようにすることで、誤った判定
がなされるのを防止する。この他にも、位相比較器１２
のチャージポンプ１６の入力から、チャージポンプ１６
がオン状態にある期間を計測し、この期間が短くなるに
従って位相ロックループ１０がロックしつつあると判定
させることもできる。このとき、チャージポンプ１６の
オン状態にある期間が短くなるに従って、ローパスフィ
ルタ１３の時定数を段階的に大きくするように構成する
れば、さらに電圧制御発振器１４の発振が安定する。
位相ロックループ１０のロックを検知すると、電圧制御
発振器１４の発振が安定することから、位相比較器１２
の出力ＰＤの微小な変化が電圧制御発振器１４の発振に
ジッタとして表れることがなくなる。位相ロックループ
１０がロックしたのを判定する方法としては、復調回路
２でのパリティチェックエラーを検知する方法の他に、
位相比較器１２の出力や、ローパスフィルタ１３の出力
から判定する方法も可能である。例えば、図４に示すよ
うに、ローパスフィルタ１３の出力レベル、即ち、制御
電圧ＶＣのレベルを判定するレベル判定回路２１を設け
て、制御電圧ＶＣが所定の範囲に入ったときに位相ロッ
クループ１０がロックしたと判定するように構成する。 この場合、制御電圧ＶＣのレベルの判定方法としては、
位相比較器１２の出力を短い周期でサンプリングし、こ
のサンプリング値を所定の期間にわたって平均した値を
特定の基準値と比較するようにすることで、誤った判定
がなされるのを防止する。この他にも、位相比較器１２
のチャージポンプ１６の入力から、チャージポンプ１６
がオン状態にある期間を計測し、この期間が短くなるに
従って位相ロックループ１０がロックしつつあると判定
させることもできる。このとき、チャージポンプ１６の
オン状態にある期間が短くなるに従って、ローパスフィ
ルタ１３の時定数を段階的に大きくするように構成する
れば、さらに電圧制御発振器１４の発振が安定する。
【００１５】
【発明の効果】本発明によれば、基本のクロックの周波
数の変化に機敏に追従する位相ロックループの動作を損
なうことなく、位相ロックループがロックした後に電圧
制御発振器の発振するクロックの周波数を安定化させる
ことができるため、発振するクロックのジッタが抑圧さ
れ、復調回路での復調処理の際にエラーが発生しにくく
なり、信頼性を向上することができる。
数の変化に機敏に追従する位相ロックループの動作を損
なうことなく、位相ロックループがロックした後に電圧
制御発振器の発振するクロックの周波数を安定化させる
ことができるため、発振するクロックのジッタが抑圧さ
れ、復調回路での復調処理の際にエラーが発生しにくく
なり、信頼性を向上することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】位相比較器及びローパスフィルタの回路図であ
る。
る。
【図３】各クロックと位相比較器の出力信号を示す図で
ある。
ある。
【図４】本発明の他の実施例を示すブロック図である。
【図５】従来のインターフェイス回路のブロック図であ
る。
る。
【図６】伝送信号のフォーマットを示す図である。
１ 受信回路
２ 復調回路
３、１０ 位相ロックループ
１１ ロック検知部
１２ 位相比較器
１３ ローパスフィルタ
１４ 電圧制御発振器
１５ 位相検波回路
１６ チャージポンプ
２１ レベル判定回路
Claims (5)
- 【請求項１】 送信側機器から送出される所定フォー
マットの伝送信号を受信側機器で受け、この伝送信号を
上記受信側機器に対応するフォーマットに復調すると共
に、上記伝送信号に同期した基本クロックを発生するイ
ンターフェイス回路において、上記伝送信号を受信して
ビットの切り換わりのタイミングに従う第１のクロック
を発生する受信手段と、上記第１のクロックを電圧制御
発振器が発振する第２のクロックと位相比較し、位相差
に応じて上記電圧制御発振器の発振周波数を制御する位
相ロックループと、上記伝送信号を上記第２のクロック
に基づいて所望のフォーマットに復調する復調手段と、
上記第２のクロックが上記伝送信号に同期した後に上記
位相ロックループにおいて位相比較出力が電圧制御発振
器に帰還される帰還路の時定数を大きくする制御手段と
、を備えたことを特徴とするインターフェイス回路。 - 【請求項２】 上記復調手段で復調された復調信号の
誤りを判定し、所定の期間にわたって誤りが無ければ、
上記伝送信号に上記第２のクロックが同期したとして、
上記制御回路が上記位相ロックループの帰還路の時定数
を増大させることを特徴とする請求項１記載のインター
フェイス回路。 - 【請求項３】 上記位相ロックループにおける位相比
較出力が特定のレベルの範囲内になったとき、上記伝送
信号に上記第２のクロックが同期したとして、上記制御
回路が上記位相ロックループの帰還路の時定数を増大さ
せることを特徴とする請求項１記載のインターフェイス
回路。 - 【請求項４】 与えられる制御電圧に応じた周波数の
クロックを発生する電圧制御発振回路と、この電圧制御
発振回路の発振するクロックと一定周期の基準クロック
との位相を比較する位相比較回路と、少なくとも異なる
２つの時定数を有し、上記位相比較回路の比較出力を受
けて上記電圧制御発振回路に制御電圧として与えるロー
パスフィルタと、上記電圧制御発振回路の発振するクロ
ックが上記基準クロックに同期したことを判定して上記
ローパスフィルタの時定数を切り換え制御する制御手段
と、を備え、上記電圧制御発振回路の発振が上記基準ク
ロックに同期したときに上記ローパスフィルタの時定数
が大きく設定されることを特徴とする位相ロックループ
。 - 【請求項５】 上記電圧制御発振回路の発振するクロ
ックと上記基準クロックと位相差が減少するに従って、
上記ローパスフィルタの時定数が段階的に大きく切り換
えられることを特徴とする請求項４記載の位相ロックル
ープ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032928A JP2584352B2 (ja) | 1991-02-27 | 1991-02-27 | インターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032928A JP2584352B2 (ja) | 1991-02-27 | 1991-02-27 | インターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271636A true JPH04271636A (ja) | 1992-09-28 |
| JP2584352B2 JP2584352B2 (ja) | 1997-02-26 |
Family
ID=12372577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032928A Expired - Lifetime JP2584352B2 (ja) | 1991-02-27 | 1991-02-27 | インターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584352B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004058031A (ja) * | 2002-07-31 | 2004-02-26 | Mentekku:Kk | 液体吹付付与装置、それを使用した液体の吹き付け付与方法、及び薬液 |
| JP2010183314A (ja) * | 2009-02-05 | 2010-08-19 | Sumitomo Electric Ind Ltd | クロックデータ再生回路及び再生方法並びにｐｏｎシステム |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202736A (ja) * | 1983-04-30 | 1984-11-16 | Fujitsu Ltd | 位相同期回路 |
| JPS62199119A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 位相同期回路 |
| JPH022217A (ja) * | 1988-06-15 | 1990-01-08 | Matsushita Electric Ind Co Ltd | 位相同期検出回路 |
| JPH0284453U (ja) * | 1989-06-07 | 1990-06-29 | ||
| JPH02193431A (ja) * | 1989-01-20 | 1990-07-31 | Mitsubishi Electric Corp | データ復調装置 |
| JPH02211736A (ja) * | 1989-02-10 | 1990-08-23 | Nec Corp | クロック同期回路 |
-
1991
- 1991-02-27 JP JP3032928A patent/JP2584352B2/ja not_active Expired - Lifetime
Patent Citations (6)
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| JPH02193431A (ja) * | 1989-01-20 | 1990-07-31 | Mitsubishi Electric Corp | データ復調装置 |
| JPH02211736A (ja) * | 1989-02-10 | 1990-08-23 | Nec Corp | クロック同期回路 |
| JPH0284453U (ja) * | 1989-06-07 | 1990-06-29 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004058031A (ja) * | 2002-07-31 | 2004-02-26 | Mentekku:Kk | 液体吹付付与装置、それを使用した液体の吹き付け付与方法、及び薬液 |
| JP2010183314A (ja) * | 2009-02-05 | 2010-08-19 | Sumitomo Electric Ind Ltd | クロックデータ再生回路及び再生方法並びにｐｏｎシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2584352B2 (ja) | 1997-02-26 |
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