JPS61225938A - ビツト同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 実施例の概要（第２図） 位相エラー検出部（第３図） 動作（第４図） 正常時（第４図（Ａ）） 異常時（第４図（Ｂ）） 状態遷移（第５図） 発明の効果 〔概要〕 ディジタル位相同期回路部からのビット同期信号の位相
が正しく引込まれているか否かを位相エラー検出部で検
出してディジタル位相同期回路部全制御し、スプリット
フェーズ符号の受信データの位相に正しく且つ高速に引
込ませて、ビット同期信号を出力するものである。

〔産業上の利用分野〕

本発明は、スプリットフェーズ符号によりデータ伝送が
行われる自動車電話システムや携帯電話システムに於け
る受信装置に於いて、受信データからビット同期信号を
再生する為のビット同期回路に関するものである。

自動車電話システムや携帯電話システムに於いては、音
声通話のみでなく、データも伝送することができるもの
である。その場合、スプリットフェーズ符号でデータの
伝送が行われる。スプリットフェーズ符号は、′１″又
は１０″のデータビットを、“１″と“０″との２ビツ
トで表現するものであり、“１”の連続或いは０３の連
続の場合でも、タイミング信号成分が含まれているから
、受信側でビット同期信号を再生し易い利点がある。そ
して、受信側では、スプリントフェーズ符号の受信デー
タを、ビット同期信号に基づいてデータ処理に適するＮ
’ＲＺ符号に変換するものである。

〔従来の技術〕

第６図は携帯電話の要部ブロック図であって、１１はア
ンテナ、１２は送受信部、１３はベースバンド信号処理
部、１４は復号部、１５はビット同期回路、１６はスプ
リットフェーズ符号からＮＲＺ符号に復号する復号回路
、１７はマイクロプロセッサ等からなるデータ処理回路
である。アンテナ１１で受信して送受信部１２で処理し
た音声信号は、図示を省略した音声信号処理部へ転送さ
れ、又送受信部１２で復調された受信データは、ベース
バンド処理部１３へ転送される。受信データは、スプリ
ットフェーズ符号により構成され、バースト状に伝送さ
れるものである。このバースト状データの先頭には、例
えば、“１”、“０”の繰り返しパターンのプリアンプ
ル信号が付加されるものである。

ビット同期回路１５は、ディジタル位相同期回路等を含
み、スプリットフェーズ符号の受信データの位相に同期
したビット同期信号を出力し、復号回路１６では、ビッ
ト同期信号により受信データをＮＲＺ符号のデータに変
換し、受信ＮＲＺ信号としてデータ処理回路１７に加え
られて、データ処理が行われる。

前述のビット同期回路１５は、従来、第７図に示す構成
が一般的である。同図に於いて、２１は抵抗、コンデン
サ等で構成される微分回路、２２は全波整流回路、２３
は例えば１０ＫＨｚの中心周波数を有するバンドパスフ
ィルタ、２４は波形整形を行う比較器、２５はアンド回
路、２６は積分回路、２７は比較器、２８は例えば５Ｋ
Ｈｚの中心周波数を有するバンドパスフィルタ、２９は
比較器、３０は全波整流回路、３１は積分回路、３２は
比較器、３３はディジタル位相同期回路部（ＤＰＬＬ部
）、３４はアンド回路、３５はワンショット・マルチバ
イブレーク、３６はガードタイマである。

スプリントフェーズ符号の受信データＲＤＴは微分回路
２１とバンドパスフィルタ２８とに加えられ、微分回路
２１により受信データＲＤＴの立上り、立下りに対応し
た極性の微分出力信号が出力され、全波整流回路２２に
より一方の極性の微分出力信号となる。従って、微分回
路２１と全波整流回路２２とによりエツジ検出部が構成
されることになる。

全波整流回路２２の出力信号は、バンドパスフィルタ２
３とアンド回路２５とに加えられ、全波整流回路２２の
出力信号の周波数が１０ＫＨｚである場合、バンドパス
フィルタ２３の中心周波数が１０ＫＨｚに選定され、そ
のバンドパスフィルタ２３を通過した信号が比較器２４
により波形整形されて、ＤＰＬＬ部３３に加えられるタ
イミング信号ＤＴＳとなる。従って、バンドパスフィル
タ２３と比較器２４とにより、タイミング信号を抽出す
る為のタンク回路が構成されていることになる。

ＤＰＬＬ部３３は、電圧制御発振器、可変分周器、位相
比較器等を含み、マスククロックＭＣＫと前述のタイミ
ング信号ＤＴＳとが加えられ、マスタクロソクＭＣＫの
周期を位相精度して、タイミング信号ＤＴＳに位相同期
したビット同期信号ＣＰ１．ＣＰ２が出力される。これ
らのビット同期信号ＣＰ１．ＣＰ２は９０”の位相差を
有するものであり、ビット同期信号ＣＰＩは再生ビット
同期信号として、第６図に示す復号回路１６に加えられ
る。又ビット同期信号ＣＰ２はアンド回路２５に加えら
れる。

アンド回路２５の出力信号は積分回路２６で積分され、
比較器２７により所定レベル以上であるか否か比較され
、所定レベル以上でない場合は、アンド回路３４に“ｌ
”の比較出力信号を加えることになる。タイミング信号
ＤＴＳに対してビット同期信号ＣＰＩ、ＣＰ２の引込位
相が正しくない場合には、ビット同期信号ＣＰ２と全波
整流された微分出力信号とのタイミングが一致しないの
で、積分出力信号レベルは低下することになる。

従って、アンド回路２５と積分回路２６と比較器２７と
により、位相エラー検出部を構成していることになる。

又受信データＲＤＴに付加されたプリアンプル信号は、
“１”、“０”の繰り返しのデータとなり、スプリント
フェーズ符号では、繰り返し周波数が５ＫＨ２に相当す
るものとなる。従って、バンドパスフィルタ２８の中心
周波数を５ＫＨｚとすることにより、プリアンプル信号
を抽出することができる。バンドパスフィルタ２８の出
力信号レベルを比較器２９で所定レベルと比較し、５Ｋ
Ｈｚの信号を受信していることを識別し、ワンショット
・マルチバイブレーク３５のトリガ信号を出力する。

又バンドパスフィルタ２８の出力信号は、全波整流回路
３０により全波整流され、積分回路３１により積分され
、比較器３２により所定レベルと比較される。従って、
５ＫＨ２の繰り返し周波数のプリアンプル信号の場合に
は、全波整流出力信号を積分することにより、所定レベ
ル以上となるから、比較器３２から“１”の信号が出力
されてアンド回路３４に加えられる。

アンド回路３４の出力信号はワンショ・ノド・マルチバ
イブレーク３５のイネーブル信号となるものであり、又
ガードタイマ３６の出力信号は、常時“１”であって、
起動された時に“Ｏ”となるものである。従って、位相
エラーが検出され、プリアンプル信号が検出された場合
にワンショット・マルチバイブレーク３５がトリガされ
て、ＤＰＬＬＰＬＬ部上３ット端子Ｒにリセット信号が
加えられ、且つガードタイマ３６が起動され、所定時間
内の再度のリセットが阻止される。

ＤＰＬＬＰＬＬ部上３リアンプル信号の受信時に、位相
エラーが検出されると、可変分周器等のりセントが行わ
れて、正しい位相に引込まれることになる。

〔発明が解決しようとする問題点〕

従来のビット同期回路に於いては、ＤＰＬＬＰＬＬ部上
３ジタル回路化されているが、他の回路はアナログ回路
であり、演算増幅器等を多数含むものであるから、集積
回路化は困難であった。従って、携帯用として小型、且
つ軽量化の要求を充分に満足させるものではなかった。

又プリアンプル信号の受信時に位相エラーに基づいてＤ
ＰＬＬＰＬＬ部上３い位相引込動作を行わせるものであ
るから、ノイズ等により位相同期が外れた場合には、次
のデータ受信まで、ビット同期が正しくとれない欠点が
あった。

本発明は、ディジタル化により小型且つ軽量化を図り、
且つ正しい位相に高速に引込むことを目的とするもので
ある。

〔問題点を解決するための手段〕

本発明のビット同期回路は、第１図の原理ブロック図を
参照して説明すると、スプリ・ノドフェーズ符号の受信
データを加える工・ノジ検出部１と、エツジ検出信号と
再生されたビ・ソト同期信号とに基づいて所定のパルス
幅のタイミング信号を形成するパルス形成部２と、この
パルス形成部２からのタイミング信号を加えて位相同期
をとるディジタル位相同期回路部（Ｄ　Ｐ　Ｌ　Ｌ部）
３と、このディジタル位相同期回路部（Ｄ　Ｐ　Ｌ　Ｌ
部）３からのビット同期信号とパルス形成部２からのタ
イミング信号との位相を比較して、位相エラーを検出し
・それによってディジタル位相同期回路部（ＤＰＬＬ部
）３のリセットを行う位相エラー検出部４とを備えたも
のである。

エツジ検出部１は、例えば、１クロック分の遅延を与え
るフリップフロップと排他的オア回路とにより構成して
、受信データの立上り及び立下りでパルスを出方するも
のであり、又パルス形成部２は、ワンショット・マルチ
バイブレーク等により構成し、エツジ検出信号とＤＰＬ
Ｌ部３がらのビット同期信号とによりタイミング信号を
形成するものである。又位相エラー検出部４は、複数の
フリップフロップとゲート回路等により構成することが
できるものであり、ディジタル回路によってそれぞれ構
成されるものである。

〔作用〕

エツジ検出部１によりスプリットフェーズ符号の受信デ
ータの立上り及び立下りのタイミングでエツジ検出信号
が出力され、このエツジ検出信号はスプリットフェーズ
符号の受信データのビット同期信号の２倍の繰り返し周
波数成分を含むものとなる。パルス形成部２は、エツジ
検出部１からのエツジ検出信号とＤＰＬＬ部３のビット
同期信号とによりタイミング信号を形成するものであり
、アナログ回路で構成されるタンク回路を省略しても、
受信データの繰り返し周波数のパルスを形成することが
できる。又位相エラー検出部４は、パルス形成部２から
のタイミング信号と、ＤＰＬＬ部３からのビット同期信
号との位相比較をディジタル的に行い、位相エラーが所
定ビット数連続した場合は、ビット同期信号が正しい位
相に引込まれていないと判断して、ＤＰＬＬ部３をリセ
ットし、再度位相エラーの識別を行って、受信データの
位相に正しく同期したビット同期信号を再生するもので
ある。

〔実施例〕

以下図面を参照して、本発明の実施例について詳細に説
明する。

（実施例の概要） 第２図は本発明の実施例のブロック図であり、第１図と
同一符号は同一部分を示し、５はフリップフロップ、６
は排他的オア回路、７はアンド回路、８はワンショット
・マルチバイブレータ、９は時定数を決めるコンデンサ
である。受信データＲＤＴはエツジ検出部１のフリップ
フロップ５のデータ端子りと排他的オア回路６とに加え
られ、マスククロツタＭＣＫがフリップフロップ５のク
ロック端子Ｃに加えられる。このマスタクロツタＭＣＫ
は例えば２　Ｍ　Ｈｚであり、フリップフロップ５によ
って受信データＲＤＴは１クロツタ分遅延されて出力端
子Ｑから排他的オア回路６に加えられる。従って、排他
的オア回路６の出力信号は、マスククロツタＭＣＫの１
パルス分のパルス幅のエツジ検出信号ＥＳとなる。

このエツジ検出信号ＥＳはアンド回路７と位相エラー検
出部４とに加えられる。アンド回路７の出力信号はパル
ス形成部２のワンショット・マルチバイブレーク８のト
リガ端子Ａに加えられ、コンデンサ９の容量で設定され
た所定のパルス幅のタイミング信号ＤＴＳ、一般的には
デユティ５０％に選定されたタイミング信号が出力端子
Ｑがら出力される。このタイミング信号ＤＴＳは、ＤＰ
ＬＬ部３と位相エラー検出部４とに加えられる。

ＤＰＬＬ部３には、マスタクロツタＭＣＫとタイミング
信号ＤＴＳとが加えられ、タイミング信号ＤＴＳに位相
同期したビット同期信号ＣＰＩ、ＣＰ２を出力するもの
であり、スプリアスな位相に引込まれたか否かを位相エ
ラー検出部４で検出し、スプリアスな位相に引込まれた
ことを検出すると、ＤＰＬ：Ｌ部３のリセット端子Ｒに
リセット信号が加えられる。

（位相エラー検出部） 第３図は位相エラー検出部のブロック図であり、ＦＦｌ
−ＦＦ９はフリップフロップ、Ｇ１はナンド回路、Ｇ２
はノア回路、０３〜Ｇ５はインバータ、Ｇ６はノア回路
、Ｇ７はナンド回路である。クリア信号ＩＣＬがインバ
ータＧ５を介してフリップフロップＦＦＩ〜ＦＦ９に加
えられて、各フリップフロップＦＦｌ−ＦＦ９は初期状
態にクリアされる。その後にパルス形成部２からのタイ
ミング信号ＤＴＳがフリップフロップＦＦＩのデ−タ端
子りに加えられ、ＤＰＬＬ部３からのビット同期信号Ｃ
Ｐ２がインバータＧ４を介して各フリップフロップＦＦ
Ｉ〜ＦＦ９のクロック端子Ｃに加えられる。

フリップフロップＦＦＩ〜ＦＦ８の出力端子Ｑからの信
号は、ナンド回路Ｇ１とノア回路Ｇ２とに加えられ、ナ
ンド回路Ｇ１の出力信号はフリップフロップＦＦ９のＪ
端子に、又ノア回路Ｇ２の出力信号はインバータＧ３を
介してフリップフロップＦＦ９のに端子に加えられる。

又フリップフロップＦＦＩの出力端子Ｑとフリップフロ
ップＦＦ９の出力端子Ｑとからの信号がノア回路Ｇ６に
加えられ、そのノア回路Ｇ６の出力信号とエツジ検出信
号ＥＳとがナンド回路Ｇ７に加えられ、ナンド回路Ｇ７
の出力信号はＤＰＬＬ部３のリセット信号となり、リセ
ット信号が“０”の時、ＤＰＬＬ部３のリセットが行わ
れる。

（動作ン 第４図は動作説明図であり、（Ａ）は正しい位相に同期
している場合、（Ｂ）はスプリアスな位相に引込まれて
いる場合を示し、第３図と同一符号は同一の信号内容の
一例を示すものであって、ＦＦＩＱはフリップフロップ
ＦＦＩの出力端子Ｑの信号、Ｒ３Ｔはリセット信号を示
す。

第４図のＲＤＴに示す受信データＲＤＴに対して、エツ
ジ検出部１　（第２図参照）から第４図のＥＳに示すよ
うなエツジ検出信号ＥＳが出力される。このエツジ検出
信号ＥＳとビット同期信号ＣＰ２とのアンド条件でパル
ス形成部２に於いてタイミング信号ＤＴＳが形成され、
このタイミング信号ＤＴＳがＤＰＬＬ部３と位相エラー
検出部４とに加えられる。ＤＰＬＬ部３からはタイミン
グ信号ＤＴＳに位相同期したビット同期信号ＣＰＩと、
９０°位相のずれたビット同期信号ＣＰ２とが出力され
るものである。

（正常時） 第４図の（Ａ）に於いては、ｘ印のないエツジ検出信号
ＥＳにビット同期信号ＣＰＩが位相同期している場合で
あり、このビット同期信号ＣＰｌと９０°位相差のビッ
ト同期信号ＣＰ２とエツジ検出信号ＥＳとのアンド条件
が継続して成立するので、タイミング信号ＤＴＳは継続
して発生することになる。そして、このタイミング信号
ＤＴＳが第３図のフリップフロップＦＦＩのデータ端子
りに加えられ、インバータＧ４を介したビット同期信号
ＣＰ２がクロック端子Ｃに加えられて、インバータＧ４
の出力信号の立上りでデータ端子りに加えられるタイミ
ング信号ＤＴＳが“１″であると、出力端子Ｑは“１”
となるから、連続的なタイミング信号ＤＴＳにより、各
フリップフロップＦＦｌ−ＦＦ８の出力端子Ｑは総て“
ｌ”となり、ナンド回路Ｇ１及びノア回路Ｇ２の出力信
号は０″となる。

ナンド回路Ｇ１の出力信号は直接フリップフロップＦＦ
９のＪ端子に、又ノア回路Ｇ２の出力信号はインバータ
Ｇ３を介してフリップフロップＦＦ９のに端子に加えら
れるので、Ｊ端子０″、Ｋ端子“１″となって、出力端
子Ｑは“ｌ”となる。従って、ナンド回路Ｇ６の出力信
号は“Ｏ”となり、ナンド回路Ｇ７の出力のリセット信
号は、エツジ検出信号ＥＳに関係なく“１”となって、
ＤＰＬＬ部３のリセットは行われない。即ち、正しい位
相に引込まれている状態となる。

（異常時） 一方、第４図の（Ｂ）に示すように、Ｘ印のエツジ検出
信号ＥＳにビット同期信号ＣＰＩが位相同期している場
合は、ビット同期信号ＣＰ２とアンド条件がとれるエツ
ジ検出信号ＥＳはＸ印を付けたものだけとなり、パルス
形成部２からのタイミング信号ＤＴＳは連続的ではなく
なる。特にプリアンプル信号のように、交互に“ｌ”と
“０”となる受信データＲＤＴの場合には、連続してタ
イミング信号ＤＴＳが形成されないことになる。

１個のタイミング信号ＤＴＳの抜けに対して、フリップ
フロップＦＦＩ〜ＦＦ８の出力端子Ｑは順次“Ｏ”とな
り、それによって、ナンド回路Ｇ１の出力信号は“１”
となるが、ノア回路Ｇ２の出力信号は“０″を継続し、
フリップフロップＦＦ９の反転は生じないが、８回連続
してタイミング信号ＤＴＳが形成されない場合は、第４
図のＦＦ１Ｑに示すように、フリップフロップＦＦＩの
出力端子Ｑは“０”が継続し、フリップフロップＦＦ１
〜ＦＦ８の総ての出力端子Ｑが“Ｏｗとなるから、ナン
ド回路Ｇ１とノア回路Ｇ２との出力信号は“１”となる
。それによって、フリップフロップＦＦ９のＪ端子は１
”、Ｋ端子は“θ″となり、出力端子Ｑは“Ｏ”となる
。

フリップフロップＦＦ９の出力端子Ｑが０”。

となると、フリップフロップＦＦＩの出力端子Ｑが０”
であることにより、ノア回路Ｇ６の出力信号は“１”と
なり、エツジ検出信号ＥＳが加えられた時に、ナンド回
路Ｇ７の出力のリセット信号が０″となり、ＤＰＬＬ部
３のリセットが行われる。

ＤＰＬＬ部３では、リセットによりビット同期信号ＣＰ
Ｉ、ＣＰ２の出力タイミングが９０°移相されることに
なり、それによって、正しい位相に引込まれたビット同
期信号ＣＰＩ、ＣＰ２が出力されることになる。

（状態遷移） 第５図は状態遷移説明図であり、状態１は、正常位相で
ＤＰＬＬ部３がロックされている場合であり、フリップ
フロップＦ”　Ｆ　９の出力端子Ｑは、“ｌ”　（Ｆ　
Ｆ　９　Ｑ＝“１”）、ノア回路Ｇ６の出力信号は“０
”　（Ｇ６−“０”）となる。又状態３は、第４図の（
Ｂ）の前半のように、逆相でＤＰＬＬ部３がロックされ
た場合であり、５フリツプフロツプＦＦ９の出力端子Ｑ
はθ″　（Ｆ　Ｆ　９　Ｑ＝“０”）、ノア回路Ｇ６の
出力信号は“１”　（Ｇ６−“１”）となる。この状態
３に於いては、ＤＰＬＬ部３にリセット信号が加えられ
る。又状態２は、状態３から状態１へ移行する過程、又
は初期状態から状Ｂ１へ移行する過程の検出中の状態で
あり、ＤＰＬＬ部３はマスタクロックＭＣＫの１パルス
の挿脱によりビット同期信号ＣＰ　１゜ＣＰ２の位相を
、タイミング信号ＤＴＳに同期させるように動作する。

この時、フリップフロップＦＦ９の出力端子Ｑは“０”
　（ＦＦ９Ｑ＝“０”）で、ノア回路Ｇ６の出力信号は
“０”　（Ｇ６−“Ｏ”）となる。

状態２に於いて、第３図に示す位相エラー検出部では、
８ビツト連続して位相が一致した時、正しい位相に引込
まれたとして、リセット信号の出力を阻止し、゛状態１
に遷移する。又、状態１に於いて、８ビツト連続して位
相エラーが発生すると、状態３に遷移し、リセット信号
が出力されて、ＤＰＬＬ部３がスプリアスな位相に引込
まれている場合に、正しい位相に引込まれるように制御
することになる。

前述の実施例に於けるエツジ検出部１は、フリップフロ
ップ５の代わりに、ゲート回路の遅延時間を利用する構
成を用いることもできる。又パルス形成部２は、ワンシ
ョット・マルチバイブレータ８以外に、分周器を利用す
ることもできる。又位相エラー検出部４は、位相エラー
のビット数に対応してフリップフロップの接続数が定ま
るものである。

〔発明の効果〕

以上説明したように、本発明は、ディジタル回路により
構成されたエツジ検出部ｌと、パルス形成部２と、ＤＰ
ＬＬ部３と、位相エラー検出部４とを備えたものであり
、スプリットフェーズ符号の受信データをＮＲＺ符号に
変換する復号回路を含めてチップに集積化することが可
能となる。従って、小型且つ軽量化を図ることができる
。又位相エラー検出部４はプリアンプル信号受信時以外
の通常のデータ受信時に於いても、スプリアスな位相引
込状態を検出して、ＤＰＬＬ部３のリセットを行わせる
ことができるから、信顧性を向上することが可能となり
、且つ高速引込みが可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は位相エラー検出部のブロッ
ク図、第４図は動作説明図、第５図は状態遷移説明図、
第６図は携帯電話の要部ブロック図、第７図は従来例の
ブロック図である。 １はエツジ検出部、２はパルス形成部、３はＤＰＬＬ部
（ディジタル位相同期回路部）、４は位相エラー検出部
、５はフリップフロップ、６は排他的オア回路、７はア
ンド回路、８はワンショット・マルチパイプレーク、９
はコンデンサ、ＲＤＴは受信データ、ＭＣＫはマスクク
ロツタ、ＥＳはエツジ検出信号、ＤＴＳはタイミング信
号、ＣＰＩ、ＣＦ２はビット同期信号である。

Claims (1)

1. 【特許請求の範囲】 スプリットフェーズ符号の受信データからビット同期信
   号を再生するビット同期回路に於いて、前記受信データ
   の立上り、立下りのエッジを検出するエッジ検出部（１
   ）と、 該エッジ検出部（１）からのエッジ検出信号と再生され
   たビット同期信号とをもとにタイミング信号を形成する
   パルス形成部（２）と、 該パルス形成部（２）からのタイミング信号に位相同期
   してビット同期信号を出力するディジタル位相同期回路
   部（３）と、 前記パルス形成部（２）からのタイミング信号と前記デ
   ィジタル位相同期回路部（３）からのビット同期信号と
   の位相比較を行い、位相差の識別により前記ディジタル
   位相同期回路部（３）の引込位相を修正するリセット信
   号を出力する位相エラー検出部（４）と を備えたことを特徴とするビット同期回路。