JPS61225938A - ビツト同期回路 - Google Patents
ビツト同期回路Info
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- JPS61225938A JPS61225938A JP60065067A JP6506785A JPS61225938A JP S61225938 A JPS61225938 A JP S61225938A JP 60065067 A JP60065067 A JP 60065067A JP 6506785 A JP6506785 A JP 6506785A JP S61225938 A JPS61225938 A JP S61225938A
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- Japan
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- signal
- section
- circuit
- bit synchronization
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
実施例の概要(第2図)
位相エラー検出部(第3図)
動作(第4図)
正常時(第4図(A))
異常時(第4図(B))
状態遷移(第5図)
発明の効果
〔概要〕
ディジタル位相同期回路部からのビット同期信号の位相
が正しく引込まれているか否かを位相エラー検出部で検
出してディジタル位相同期回路部全制御し、スプリット
フェーズ符号の受信データの位相に正しく且つ高速に引
込ませて、ビット同期信号を出力するものである。
が正しく引込まれているか否かを位相エラー検出部で検
出してディジタル位相同期回路部全制御し、スプリット
フェーズ符号の受信データの位相に正しく且つ高速に引
込ませて、ビット同期信号を出力するものである。
本発明は、スプリットフェーズ符号によりデータ伝送が
行われる自動車電話システムや携帯電話システムに於け
る受信装置に於いて、受信データからビット同期信号を
再生する為のビット同期回路に関するものである。
行われる自動車電話システムや携帯電話システムに於け
る受信装置に於いて、受信データからビット同期信号を
再生する為のビット同期回路に関するものである。
自動車電話システムや携帯電話システムに於いては、音
声通話のみでなく、データも伝送することができるもの
である。その場合、スプリットフェーズ符号でデータの
伝送が行われる。スプリットフェーズ符号は、′1″又
は10″のデータビットを、“1″と“0″との2ビツ
トで表現するものであり、“1”の連続或いは03の連
続の場合でも、タイミング信号成分が含まれているから
、受信側でビット同期信号を再生し易い利点がある。そ
して、受信側では、スプリントフェーズ符号の受信デー
タを、ビット同期信号に基づいてデータ処理に適するN
’RZ符号に変換するものである。
声通話のみでなく、データも伝送することができるもの
である。その場合、スプリットフェーズ符号でデータの
伝送が行われる。スプリットフェーズ符号は、′1″又
は10″のデータビットを、“1″と“0″との2ビツ
トで表現するものであり、“1”の連続或いは03の連
続の場合でも、タイミング信号成分が含まれているから
、受信側でビット同期信号を再生し易い利点がある。そ
して、受信側では、スプリントフェーズ符号の受信デー
タを、ビット同期信号に基づいてデータ処理に適するN
’RZ符号に変換するものである。
第6図は携帯電話の要部ブロック図であって、11はア
ンテナ、12は送受信部、13はベースバンド信号処理
部、14は復号部、15はビット同期回路、16はスプ
リットフェーズ符号からNRZ符号に復号する復号回路
、17はマイクロプロセッサ等からなるデータ処理回路
である。アンテナ11で受信して送受信部12で処理し
た音声信号は、図示を省略した音声信号処理部へ転送さ
れ、又送受信部12で復調された受信データは、ベース
バンド処理部13へ転送される。受信データは、スプリ
ットフェーズ符号により構成され、バースト状に伝送さ
れるものである。このバースト状データの先頭には、例
えば、“1”、“0”の繰り返しパターンのプリアンプ
ル信号が付加されるものである。
ンテナ、12は送受信部、13はベースバンド信号処理
部、14は復号部、15はビット同期回路、16はスプ
リットフェーズ符号からNRZ符号に復号する復号回路
、17はマイクロプロセッサ等からなるデータ処理回路
である。アンテナ11で受信して送受信部12で処理し
た音声信号は、図示を省略した音声信号処理部へ転送さ
れ、又送受信部12で復調された受信データは、ベース
バンド処理部13へ転送される。受信データは、スプリ
ットフェーズ符号により構成され、バースト状に伝送さ
れるものである。このバースト状データの先頭には、例
えば、“1”、“0”の繰り返しパターンのプリアンプ
ル信号が付加されるものである。
ビット同期回路15は、ディジタル位相同期回路等を含
み、スプリットフェーズ符号の受信データの位相に同期
したビット同期信号を出力し、復号回路16では、ビッ
ト同期信号により受信データをNRZ符号のデータに変
換し、受信NRZ信号としてデータ処理回路17に加え
られて、データ処理が行われる。
み、スプリットフェーズ符号の受信データの位相に同期
したビット同期信号を出力し、復号回路16では、ビッ
ト同期信号により受信データをNRZ符号のデータに変
換し、受信NRZ信号としてデータ処理回路17に加え
られて、データ処理が行われる。
前述のビット同期回路15は、従来、第7図に示す構成
が一般的である。同図に於いて、21は抵抗、コンデン
サ等で構成される微分回路、22は全波整流回路、23
は例えば10KHzの中心周波数を有するバンドパスフ
ィルタ、24は波形整形を行う比較器、25はアンド回
路、26は積分回路、27は比較器、28は例えば5K
Hzの中心周波数を有するバンドパスフィルタ、29は
比較器、30は全波整流回路、31は積分回路、32は
比較器、33はディジタル位相同期回路部(DPLL部
)、34はアンド回路、35はワンショット・マルチバ
イブレーク、36はガードタイマである。
が一般的である。同図に於いて、21は抵抗、コンデン
サ等で構成される微分回路、22は全波整流回路、23
は例えば10KHzの中心周波数を有するバンドパスフ
ィルタ、24は波形整形を行う比較器、25はアンド回
路、26は積分回路、27は比較器、28は例えば5K
Hzの中心周波数を有するバンドパスフィルタ、29は
比較器、30は全波整流回路、31は積分回路、32は
比較器、33はディジタル位相同期回路部(DPLL部
)、34はアンド回路、35はワンショット・マルチバ
イブレーク、36はガードタイマである。
スプリントフェーズ符号の受信データRDTは微分回路
21とバンドパスフィルタ28とに加えられ、微分回路
21により受信データRDTの立上り、立下りに対応し
た極性の微分出力信号が出力され、全波整流回路22に
より一方の極性の微分出力信号となる。従って、微分回
路21と全波整流回路22とによりエツジ検出部が構成
されることになる。
21とバンドパスフィルタ28とに加えられ、微分回路
21により受信データRDTの立上り、立下りに対応し
た極性の微分出力信号が出力され、全波整流回路22に
より一方の極性の微分出力信号となる。従って、微分回
路21と全波整流回路22とによりエツジ検出部が構成
されることになる。
全波整流回路22の出力信号は、バンドパスフィルタ2
3とアンド回路25とに加えられ、全波整流回路22の
出力信号の周波数が10KHzである場合、バンドパス
フィルタ23の中心周波数が10KHzに選定され、そ
のバンドパスフィルタ23を通過した信号が比較器24
により波形整形されて、DPLL部33に加えられるタ
イミング信号DTSとなる。従って、バンドパスフィル
タ23と比較器24とにより、タイミング信号を抽出す
る為のタンク回路が構成されていることになる。
3とアンド回路25とに加えられ、全波整流回路22の
出力信号の周波数が10KHzである場合、バンドパス
フィルタ23の中心周波数が10KHzに選定され、そ
のバンドパスフィルタ23を通過した信号が比較器24
により波形整形されて、DPLL部33に加えられるタ
イミング信号DTSとなる。従って、バンドパスフィル
タ23と比較器24とにより、タイミング信号を抽出す
る為のタンク回路が構成されていることになる。
DPLL部33は、電圧制御発振器、可変分周器、位相
比較器等を含み、マスククロックMCKと前述のタイミ
ング信号DTSとが加えられ、マスタクロソクMCKの
周期を位相精度して、タイミング信号DTSに位相同期
したビット同期信号CP1.CP2が出力される。これ
らのビット同期信号CP1.CP2は90”の位相差を
有するものであり、ビット同期信号CPIは再生ビット
同期信号として、第6図に示す復号回路16に加えられ
る。又ビット同期信号CP2はアンド回路25に加えら
れる。
比較器等を含み、マスククロックMCKと前述のタイミ
ング信号DTSとが加えられ、マスタクロソクMCKの
周期を位相精度して、タイミング信号DTSに位相同期
したビット同期信号CP1.CP2が出力される。これ
らのビット同期信号CP1.CP2は90”の位相差を
有するものであり、ビット同期信号CPIは再生ビット
同期信号として、第6図に示す復号回路16に加えられ
る。又ビット同期信号CP2はアンド回路25に加えら
れる。
アンド回路25の出力信号は積分回路26で積分され、
比較器27により所定レベル以上であるか否か比較され
、所定レベル以上でない場合は、アンド回路34に“l
”の比較出力信号を加えることになる。タイミング信号
DTSに対してビット同期信号CPI、CP2の引込位
相が正しくない場合には、ビット同期信号CP2と全波
整流された微分出力信号とのタイミングが一致しないの
で、積分出力信号レベルは低下することになる。
比較器27により所定レベル以上であるか否か比較され
、所定レベル以上でない場合は、アンド回路34に“l
”の比較出力信号を加えることになる。タイミング信号
DTSに対してビット同期信号CPI、CP2の引込位
相が正しくない場合には、ビット同期信号CP2と全波
整流された微分出力信号とのタイミングが一致しないの
で、積分出力信号レベルは低下することになる。
従って、アンド回路25と積分回路26と比較器27と
により、位相エラー検出部を構成していることになる。
により、位相エラー検出部を構成していることになる。
又受信データRDTに付加されたプリアンプル信号は、
“1”、“0”の繰り返しのデータとなり、スプリント
フェーズ符号では、繰り返し周波数が5KH2に相当す
るものとなる。従って、バンドパスフィルタ28の中心
周波数を5KHzとすることにより、プリアンプル信号
を抽出することができる。バンドパスフィルタ28の出
力信号レベルを比較器29で所定レベルと比較し、5K
Hzの信号を受信していることを識別し、ワンショット
・マルチバイブレーク35のトリガ信号を出力する。
“1”、“0”の繰り返しのデータとなり、スプリント
フェーズ符号では、繰り返し周波数が5KH2に相当す
るものとなる。従って、バンドパスフィルタ28の中心
周波数を5KHzとすることにより、プリアンプル信号
を抽出することができる。バンドパスフィルタ28の出
力信号レベルを比較器29で所定レベルと比較し、5K
Hzの信号を受信していることを識別し、ワンショット
・マルチバイブレーク35のトリガ信号を出力する。
又バンドパスフィルタ28の出力信号は、全波整流回路
30により全波整流され、積分回路31により積分され
、比較器32により所定レベルと比較される。従って、
5KH2の繰り返し周波数のプリアンプル信号の場合に
は、全波整流出力信号を積分することにより、所定レベ
ル以上となるから、比較器32から“1”の信号が出力
されてアンド回路34に加えられる。
30により全波整流され、積分回路31により積分され
、比較器32により所定レベルと比較される。従って、
5KH2の繰り返し周波数のプリアンプル信号の場合に
は、全波整流出力信号を積分することにより、所定レベ
ル以上となるから、比較器32から“1”の信号が出力
されてアンド回路34に加えられる。
アンド回路34の出力信号はワンショ・ノド・マルチバ
イブレーク35のイネーブル信号となるものであり、又
ガードタイマ36の出力信号は、常時“1”であって、
起動された時に“O”となるものである。従って、位相
エラーが検出され、プリアンプル信号が検出された場合
にワンショット・マルチバイブレーク35がトリガされ
て、DPLLPLL部上3ット端子Rにリセット信号が
加えられ、且つガードタイマ36が起動され、所定時間
内の再度のリセットが阻止される。
イブレーク35のイネーブル信号となるものであり、又
ガードタイマ36の出力信号は、常時“1”であって、
起動された時に“O”となるものである。従って、位相
エラーが検出され、プリアンプル信号が検出された場合
にワンショット・マルチバイブレーク35がトリガされ
て、DPLLPLL部上3ット端子Rにリセット信号が
加えられ、且つガードタイマ36が起動され、所定時間
内の再度のリセットが阻止される。
DPLLPLL部上3リアンプル信号の受信時に、位相
エラーが検出されると、可変分周器等のりセントが行わ
れて、正しい位相に引込まれることになる。
エラーが検出されると、可変分周器等のりセントが行わ
れて、正しい位相に引込まれることになる。
従来のビット同期回路に於いては、DPLLPLL部上
3ジタル回路化されているが、他の回路はアナログ回路
であり、演算増幅器等を多数含むものであるから、集積
回路化は困難であった。従って、携帯用として小型、且
つ軽量化の要求を充分に満足させるものではなかった。
3ジタル回路化されているが、他の回路はアナログ回路
であり、演算増幅器等を多数含むものであるから、集積
回路化は困難であった。従って、携帯用として小型、且
つ軽量化の要求を充分に満足させるものではなかった。
又プリアンプル信号の受信時に位相エラーに基づいてD
PLLPLL部上3い位相引込動作を行わせるものであ
るから、ノイズ等により位相同期が外れた場合には、次
のデータ受信まで、ビット同期が正しくとれない欠点が
あった。
PLLPLL部上3い位相引込動作を行わせるものであ
るから、ノイズ等により位相同期が外れた場合には、次
のデータ受信まで、ビット同期が正しくとれない欠点が
あった。
本発明は、ディジタル化により小型且つ軽量化を図り、
且つ正しい位相に高速に引込むことを目的とするもので
ある。
且つ正しい位相に高速に引込むことを目的とするもので
ある。
本発明のビット同期回路は、第1図の原理ブロック図を
参照して説明すると、スプリ・ノドフェーズ符号の受信
データを加える工・ノジ検出部1と、エツジ検出信号と
再生されたビ・ソト同期信号とに基づいて所定のパルス
幅のタイミング信号を形成するパルス形成部2と、この
パルス形成部2からのタイミング信号を加えて位相同期
をとるディジタル位相同期回路部(D P L L部)
3と、このディジタル位相同期回路部(D P L L
部)3からのビット同期信号とパルス形成部2からのタ
イミング信号との位相を比較して、位相エラーを検出し
・それによってディジタル位相同期回路部(DPLL部
)3のリセットを行う位相エラー検出部4とを備えたも
のである。
参照して説明すると、スプリ・ノドフェーズ符号の受信
データを加える工・ノジ検出部1と、エツジ検出信号と
再生されたビ・ソト同期信号とに基づいて所定のパルス
幅のタイミング信号を形成するパルス形成部2と、この
パルス形成部2からのタイミング信号を加えて位相同期
をとるディジタル位相同期回路部(D P L L部)
3と、このディジタル位相同期回路部(D P L L
部)3からのビット同期信号とパルス形成部2からのタ
イミング信号との位相を比較して、位相エラーを検出し
・それによってディジタル位相同期回路部(DPLL部
)3のリセットを行う位相エラー検出部4とを備えたも
のである。
エツジ検出部1は、例えば、1クロック分の遅延を与え
るフリップフロップと排他的オア回路とにより構成して
、受信データの立上り及び立下りでパルスを出方するも
のであり、又パルス形成部2は、ワンショット・マルチ
バイブレーク等により構成し、エツジ検出信号とDPL
L部3がらのビット同期信号とによりタイミング信号を
形成するものである。又位相エラー検出部4は、複数の
フリップフロップとゲート回路等により構成することが
できるものであり、ディジタル回路によってそれぞれ構
成されるものである。
るフリップフロップと排他的オア回路とにより構成して
、受信データの立上り及び立下りでパルスを出方するも
のであり、又パルス形成部2は、ワンショット・マルチ
バイブレーク等により構成し、エツジ検出信号とDPL
L部3がらのビット同期信号とによりタイミング信号を
形成するものである。又位相エラー検出部4は、複数の
フリップフロップとゲート回路等により構成することが
できるものであり、ディジタル回路によってそれぞれ構
成されるものである。
エツジ検出部1によりスプリットフェーズ符号の受信デ
ータの立上り及び立下りのタイミングでエツジ検出信号
が出力され、このエツジ検出信号はスプリットフェーズ
符号の受信データのビット同期信号の2倍の繰り返し周
波数成分を含むものとなる。パルス形成部2は、エツジ
検出部1からのエツジ検出信号とDPLL部3のビット
同期信号とによりタイミング信号を形成するものであり
、アナログ回路で構成されるタンク回路を省略しても、
受信データの繰り返し周波数のパルスを形成することが
できる。又位相エラー検出部4は、パルス形成部2から
のタイミング信号と、DPLL部3からのビット同期信
号との位相比較をディジタル的に行い、位相エラーが所
定ビット数連続した場合は、ビット同期信号が正しい位
相に引込まれていないと判断して、DPLL部3をリセ
ットし、再度位相エラーの識別を行って、受信データの
位相に正しく同期したビット同期信号を再生するもので
ある。
ータの立上り及び立下りのタイミングでエツジ検出信号
が出力され、このエツジ検出信号はスプリットフェーズ
符号の受信データのビット同期信号の2倍の繰り返し周
波数成分を含むものとなる。パルス形成部2は、エツジ
検出部1からのエツジ検出信号とDPLL部3のビット
同期信号とによりタイミング信号を形成するものであり
、アナログ回路で構成されるタンク回路を省略しても、
受信データの繰り返し周波数のパルスを形成することが
できる。又位相エラー検出部4は、パルス形成部2から
のタイミング信号と、DPLL部3からのビット同期信
号との位相比較をディジタル的に行い、位相エラーが所
定ビット数連続した場合は、ビット同期信号が正しい位
相に引込まれていないと判断して、DPLL部3をリセ
ットし、再度位相エラーの識別を行って、受信データの
位相に正しく同期したビット同期信号を再生するもので
ある。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
(実施例の概要)
第2図は本発明の実施例のブロック図であり、第1図と
同一符号は同一部分を示し、5はフリップフロップ、6
は排他的オア回路、7はアンド回路、8はワンショット
・マルチバイブレータ、9は時定数を決めるコンデンサ
である。受信データRDTはエツジ検出部1のフリップ
フロップ5のデータ端子りと排他的オア回路6とに加え
られ、マスククロツタMCKがフリップフロップ5のク
ロック端子Cに加えられる。このマスタクロツタMCK
は例えば2 M Hzであり、フリップフロップ5によ
って受信データRDTは1クロツタ分遅延されて出力端
子Qから排他的オア回路6に加えられる。従って、排他
的オア回路6の出力信号は、マスククロツタMCKの1
パルス分のパルス幅のエツジ検出信号ESとなる。
同一符号は同一部分を示し、5はフリップフロップ、6
は排他的オア回路、7はアンド回路、8はワンショット
・マルチバイブレータ、9は時定数を決めるコンデンサ
である。受信データRDTはエツジ検出部1のフリップ
フロップ5のデータ端子りと排他的オア回路6とに加え
られ、マスククロツタMCKがフリップフロップ5のク
ロック端子Cに加えられる。このマスタクロツタMCK
は例えば2 M Hzであり、フリップフロップ5によ
って受信データRDTは1クロツタ分遅延されて出力端
子Qから排他的オア回路6に加えられる。従って、排他
的オア回路6の出力信号は、マスククロツタMCKの1
パルス分のパルス幅のエツジ検出信号ESとなる。
このエツジ検出信号ESはアンド回路7と位相エラー検
出部4とに加えられる。アンド回路7の出力信号はパル
ス形成部2のワンショット・マルチバイブレーク8のト
リガ端子Aに加えられ、コンデンサ9の容量で設定され
た所定のパルス幅のタイミング信号DTS、一般的には
デユティ50%に選定されたタイミング信号が出力端子
Qがら出力される。このタイミング信号DTSは、DP
LL部3と位相エラー検出部4とに加えられる。
出部4とに加えられる。アンド回路7の出力信号はパル
ス形成部2のワンショット・マルチバイブレーク8のト
リガ端子Aに加えられ、コンデンサ9の容量で設定され
た所定のパルス幅のタイミング信号DTS、一般的には
デユティ50%に選定されたタイミング信号が出力端子
Qがら出力される。このタイミング信号DTSは、DP
LL部3と位相エラー検出部4とに加えられる。
DPLL部3には、マスタクロツタMCKとタイミング
信号DTSとが加えられ、タイミング信号DTSに位相
同期したビット同期信号CPI、CP2を出力するもの
であり、スプリアスな位相に引込まれたか否かを位相エ
ラー検出部4で検出し、スプリアスな位相に引込まれた
ことを検出すると、DPL:L部3のリセット端子Rに
リセット信号が加えられる。
信号DTSとが加えられ、タイミング信号DTSに位相
同期したビット同期信号CPI、CP2を出力するもの
であり、スプリアスな位相に引込まれたか否かを位相エ
ラー検出部4で検出し、スプリアスな位相に引込まれた
ことを検出すると、DPL:L部3のリセット端子Rに
リセット信号が加えられる。
(位相エラー検出部)
第3図は位相エラー検出部のブロック図であり、FFl
−FF9はフリップフロップ、G1はナンド回路、G2
はノア回路、03〜G5はインバータ、G6はノア回路
、G7はナンド回路である。クリア信号ICLがインバ
ータG5を介してフリップフロップFFI〜FF9に加
えられて、各フリップフロップFFl−FF9は初期状
態にクリアされる。その後にパルス形成部2からのタイ
ミング信号DTSがフリップフロップFFIのデ−タ端
子りに加えられ、DPLL部3からのビット同期信号C
P2がインバータG4を介して各フリップフロップFF
I〜FF9のクロック端子Cに加えられる。
−FF9はフリップフロップ、G1はナンド回路、G2
はノア回路、03〜G5はインバータ、G6はノア回路
、G7はナンド回路である。クリア信号ICLがインバ
ータG5を介してフリップフロップFFI〜FF9に加
えられて、各フリップフロップFFl−FF9は初期状
態にクリアされる。その後にパルス形成部2からのタイ
ミング信号DTSがフリップフロップFFIのデ−タ端
子りに加えられ、DPLL部3からのビット同期信号C
P2がインバータG4を介して各フリップフロップFF
I〜FF9のクロック端子Cに加えられる。
フリップフロップFFI〜FF8の出力端子Qからの信
号は、ナンド回路G1とノア回路G2とに加えられ、ナ
ンド回路G1の出力信号はフリップフロップFF9のJ
端子に、又ノア回路G2の出力信号はインバータG3を
介してフリップフロップFF9のに端子に加えられる。
号は、ナンド回路G1とノア回路G2とに加えられ、ナ
ンド回路G1の出力信号はフリップフロップFF9のJ
端子に、又ノア回路G2の出力信号はインバータG3を
介してフリップフロップFF9のに端子に加えられる。
又フリップフロップFFIの出力端子Qとフリップフロ
ップFF9の出力端子Qとからの信号がノア回路G6に
加えられ、そのノア回路G6の出力信号とエツジ検出信
号ESとがナンド回路G7に加えられ、ナンド回路G7
の出力信号はDPLL部3のリセット信号となり、リセ
ット信号が“0”の時、DPLL部3のリセットが行わ
れる。
ップFF9の出力端子Qとからの信号がノア回路G6に
加えられ、そのノア回路G6の出力信号とエツジ検出信
号ESとがナンド回路G7に加えられ、ナンド回路G7
の出力信号はDPLL部3のリセット信号となり、リセ
ット信号が“0”の時、DPLL部3のリセットが行わ
れる。
(動作ン
第4図は動作説明図であり、(A)は正しい位相に同期
している場合、(B)はスプリアスな位相に引込まれて
いる場合を示し、第3図と同一符号は同一の信号内容の
一例を示すものであって、FFIQはフリップフロップ
FFIの出力端子Qの信号、R3Tはリセット信号を示
す。
している場合、(B)はスプリアスな位相に引込まれて
いる場合を示し、第3図と同一符号は同一の信号内容の
一例を示すものであって、FFIQはフリップフロップ
FFIの出力端子Qの信号、R3Tはリセット信号を示
す。
第4図のRDTに示す受信データRDTに対して、エツ
ジ検出部1 (第2図参照)から第4図のESに示すよ
うなエツジ検出信号ESが出力される。このエツジ検出
信号ESとビット同期信号CP2とのアンド条件でパル
ス形成部2に於いてタイミング信号DTSが形成され、
このタイミング信号DTSがDPLL部3と位相エラー
検出部4とに加えられる。DPLL部3からはタイミン
グ信号DTSに位相同期したビット同期信号CPIと、
90°位相のずれたビット同期信号CP2とが出力され
るものである。
ジ検出部1 (第2図参照)から第4図のESに示すよ
うなエツジ検出信号ESが出力される。このエツジ検出
信号ESとビット同期信号CP2とのアンド条件でパル
ス形成部2に於いてタイミング信号DTSが形成され、
このタイミング信号DTSがDPLL部3と位相エラー
検出部4とに加えられる。DPLL部3からはタイミン
グ信号DTSに位相同期したビット同期信号CPIと、
90°位相のずれたビット同期信号CP2とが出力され
るものである。
(正常時)
第4図の(A)に於いては、x印のないエツジ検出信号
ESにビット同期信号CPIが位相同期している場合で
あり、このビット同期信号CPlと90°位相差のビッ
ト同期信号CP2とエツジ検出信号ESとのアンド条件
が継続して成立するので、タイミング信号DTSは継続
して発生することになる。そして、このタイミング信号
DTSが第3図のフリップフロップFFIのデータ端子
りに加えられ、インバータG4を介したビット同期信号
CP2がクロック端子Cに加えられて、インバータG4
の出力信号の立上りでデータ端子りに加えられるタイミ
ング信号DTSが“1″であると、出力端子Qは“1”
となるから、連続的なタイミング信号DTSにより、各
フリップフロップFFl−FF8の出力端子Qは総て“
l”となり、ナンド回路G1及びノア回路G2の出力信
号は0″となる。
ESにビット同期信号CPIが位相同期している場合で
あり、このビット同期信号CPlと90°位相差のビッ
ト同期信号CP2とエツジ検出信号ESとのアンド条件
が継続して成立するので、タイミング信号DTSは継続
して発生することになる。そして、このタイミング信号
DTSが第3図のフリップフロップFFIのデータ端子
りに加えられ、インバータG4を介したビット同期信号
CP2がクロック端子Cに加えられて、インバータG4
の出力信号の立上りでデータ端子りに加えられるタイミ
ング信号DTSが“1″であると、出力端子Qは“1”
となるから、連続的なタイミング信号DTSにより、各
フリップフロップFFl−FF8の出力端子Qは総て“
l”となり、ナンド回路G1及びノア回路G2の出力信
号は0″となる。
ナンド回路G1の出力信号は直接フリップフロップFF
9のJ端子に、又ノア回路G2の出力信号はインバータ
G3を介してフリップフロップFF9のに端子に加えら
れるので、J端子0″、K端子“1″となって、出力端
子Qは“l”となる。従って、ナンド回路G6の出力信
号は“O”となり、ナンド回路G7の出力のリセット信
号は、エツジ検出信号ESに関係なく“1”となって、
DPLL部3のリセットは行われない。即ち、正しい位
相に引込まれている状態となる。
9のJ端子に、又ノア回路G2の出力信号はインバータ
G3を介してフリップフロップFF9のに端子に加えら
れるので、J端子0″、K端子“1″となって、出力端
子Qは“l”となる。従って、ナンド回路G6の出力信
号は“O”となり、ナンド回路G7の出力のリセット信
号は、エツジ検出信号ESに関係なく“1”となって、
DPLL部3のリセットは行われない。即ち、正しい位
相に引込まれている状態となる。
(異常時)
一方、第4図の(B)に示すように、X印のエツジ検出
信号ESにビット同期信号CPIが位相同期している場
合は、ビット同期信号CP2とアンド条件がとれるエツ
ジ検出信号ESはX印を付けたものだけとなり、パルス
形成部2からのタイミング信号DTSは連続的ではなく
なる。特にプリアンプル信号のように、交互に“l”と
“0”となる受信データRDTの場合には、連続してタ
イミング信号DTSが形成されないことになる。
信号ESにビット同期信号CPIが位相同期している場
合は、ビット同期信号CP2とアンド条件がとれるエツ
ジ検出信号ESはX印を付けたものだけとなり、パルス
形成部2からのタイミング信号DTSは連続的ではなく
なる。特にプリアンプル信号のように、交互に“l”と
“0”となる受信データRDTの場合には、連続してタ
イミング信号DTSが形成されないことになる。
1個のタイミング信号DTSの抜けに対して、フリップ
フロップFFI〜FF8の出力端子Qは順次“O”とな
り、それによって、ナンド回路G1の出力信号は“1”
となるが、ノア回路G2の出力信号は“0″を継続し、
フリップフロップFF9の反転は生じないが、8回連続
してタイミング信号DTSが形成されない場合は、第4
図のFF1Qに示すように、フリップフロップFFIの
出力端子Qは“0”が継続し、フリップフロップFF1
〜FF8の総ての出力端子Qが“Owとなるから、ナン
ド回路G1とノア回路G2との出力信号は“1”となる
。それによって、フリップフロップFF9のJ端子は1
”、K端子は“θ″となり、出力端子Qは“O”となる
。
フロップFFI〜FF8の出力端子Qは順次“O”とな
り、それによって、ナンド回路G1の出力信号は“1”
となるが、ノア回路G2の出力信号は“0″を継続し、
フリップフロップFF9の反転は生じないが、8回連続
してタイミング信号DTSが形成されない場合は、第4
図のFF1Qに示すように、フリップフロップFFIの
出力端子Qは“0”が継続し、フリップフロップFF1
〜FF8の総ての出力端子Qが“Owとなるから、ナン
ド回路G1とノア回路G2との出力信号は“1”となる
。それによって、フリップフロップFF9のJ端子は1
”、K端子は“θ″となり、出力端子Qは“O”となる
。
フリップフロップFF9の出力端子Qが0”。
となると、フリップフロップFFIの出力端子Qが0”
であることにより、ノア回路G6の出力信号は“1”と
なり、エツジ検出信号ESが加えられた時に、ナンド回
路G7の出力のリセット信号が0″となり、DPLL部
3のリセットが行われる。
であることにより、ノア回路G6の出力信号は“1”と
なり、エツジ検出信号ESが加えられた時に、ナンド回
路G7の出力のリセット信号が0″となり、DPLL部
3のリセットが行われる。
DPLL部3では、リセットによりビット同期信号CP
I、CP2の出力タイミングが90°移相されることに
なり、それによって、正しい位相に引込まれたビット同
期信号CPI、CP2が出力されることになる。
I、CP2の出力タイミングが90°移相されることに
なり、それによって、正しい位相に引込まれたビット同
期信号CPI、CP2が出力されることになる。
(状態遷移)
第5図は状態遷移説明図であり、状態1は、正常位相で
DPLL部3がロックされている場合であり、フリップ
フロップF” F 9の出力端子Qは、“l” (F
F 9 Q=“1”)、ノア回路G6の出力信号は“0
” (G6−“0”)となる。又状態3は、第4図の(
B)の前半のように、逆相でDPLL部3がロックされ
た場合であり、5フリツプフロツプFF9の出力端子Q
はθ″ (F F 9 Q=“0”)、ノア回路G6の
出力信号は“1” (G6−“1”)となる。この状態
3に於いては、DPLL部3にリセット信号が加えられ
る。又状態2は、状態3から状態1へ移行する過程、又
は初期状態から状B1へ移行する過程の検出中の状態で
あり、DPLL部3はマスタクロックMCKの1パルス
の挿脱によりビット同期信号CP 1゜CP2の位相を
、タイミング信号DTSに同期させるように動作する。
DPLL部3がロックされている場合であり、フリップ
フロップF” F 9の出力端子Qは、“l” (F
F 9 Q=“1”)、ノア回路G6の出力信号は“0
” (G6−“0”)となる。又状態3は、第4図の(
B)の前半のように、逆相でDPLL部3がロックされ
た場合であり、5フリツプフロツプFF9の出力端子Q
はθ″ (F F 9 Q=“0”)、ノア回路G6の
出力信号は“1” (G6−“1”)となる。この状態
3に於いては、DPLL部3にリセット信号が加えられ
る。又状態2は、状態3から状態1へ移行する過程、又
は初期状態から状B1へ移行する過程の検出中の状態で
あり、DPLL部3はマスタクロックMCKの1パルス
の挿脱によりビット同期信号CP 1゜CP2の位相を
、タイミング信号DTSに同期させるように動作する。
この時、フリップフロップFF9の出力端子Qは“0”
(FF9Q=“0”)で、ノア回路G6の出力信号は
“0” (G6−“O”)となる。
(FF9Q=“0”)で、ノア回路G6の出力信号は
“0” (G6−“O”)となる。
状態2に於いて、第3図に示す位相エラー検出部では、
8ビツト連続して位相が一致した時、正しい位相に引込
まれたとして、リセット信号の出力を阻止し、゛状態1
に遷移する。又、状態1に於いて、8ビツト連続して位
相エラーが発生すると、状態3に遷移し、リセット信号
が出力されて、DPLL部3がスプリアスな位相に引込
まれている場合に、正しい位相に引込まれるように制御
することになる。
8ビツト連続して位相が一致した時、正しい位相に引込
まれたとして、リセット信号の出力を阻止し、゛状態1
に遷移する。又、状態1に於いて、8ビツト連続して位
相エラーが発生すると、状態3に遷移し、リセット信号
が出力されて、DPLL部3がスプリアスな位相に引込
まれている場合に、正しい位相に引込まれるように制御
することになる。
前述の実施例に於けるエツジ検出部1は、フリップフロ
ップ5の代わりに、ゲート回路の遅延時間を利用する構
成を用いることもできる。又パルス形成部2は、ワンシ
ョット・マルチバイブレータ8以外に、分周器を利用す
ることもできる。又位相エラー検出部4は、位相エラー
のビット数に対応してフリップフロップの接続数が定ま
るものである。
ップ5の代わりに、ゲート回路の遅延時間を利用する構
成を用いることもできる。又パルス形成部2は、ワンシ
ョット・マルチバイブレータ8以外に、分周器を利用す
ることもできる。又位相エラー検出部4は、位相エラー
のビット数に対応してフリップフロップの接続数が定ま
るものである。
以上説明したように、本発明は、ディジタル回路により
構成されたエツジ検出部lと、パルス形成部2と、DP
LL部3と、位相エラー検出部4とを備えたものであり
、スプリットフェーズ符号の受信データをNRZ符号に
変換する復号回路を含めてチップに集積化することが可
能となる。従って、小型且つ軽量化を図ることができる
。又位相エラー検出部4はプリアンプル信号受信時以外
の通常のデータ受信時に於いても、スプリアスな位相引
込状態を検出して、DPLL部3のリセットを行わせる
ことができるから、信顧性を向上することが可能となり
、且つ高速引込みが可能となる利点がある。
構成されたエツジ検出部lと、パルス形成部2と、DP
LL部3と、位相エラー検出部4とを備えたものであり
、スプリットフェーズ符号の受信データをNRZ符号に
変換する復号回路を含めてチップに集積化することが可
能となる。従って、小型且つ軽量化を図ることができる
。又位相エラー検出部4はプリアンプル信号受信時以外
の通常のデータ受信時に於いても、スプリアスな位相引
込状態を検出して、DPLL部3のリセットを行わせる
ことができるから、信顧性を向上することが可能となり
、且つ高速引込みが可能となる利点がある。
第1図は本発明の原理ブロック図、第2図は本発明の実
施例のブロック図、第3図は位相エラー検出部のブロッ
ク図、第4図は動作説明図、第5図は状態遷移説明図、
第6図は携帯電話の要部ブロック図、第7図は従来例の
ブロック図である。 1はエツジ検出部、2はパルス形成部、3はDPLL部
(ディジタル位相同期回路部)、4は位相エラー検出部
、5はフリップフロップ、6は排他的オア回路、7はア
ンド回路、8はワンショット・マルチパイプレーク、9
はコンデンサ、RDTは受信データ、MCKはマスクク
ロツタ、ESはエツジ検出信号、DTSはタイミング信
号、CPI、CF2はビット同期信号である。
施例のブロック図、第3図は位相エラー検出部のブロッ
ク図、第4図は動作説明図、第5図は状態遷移説明図、
第6図は携帯電話の要部ブロック図、第7図は従来例の
ブロック図である。 1はエツジ検出部、2はパルス形成部、3はDPLL部
(ディジタル位相同期回路部)、4は位相エラー検出部
、5はフリップフロップ、6は排他的オア回路、7はア
ンド回路、8はワンショット・マルチパイプレーク、9
はコンデンサ、RDTは受信データ、MCKはマスクク
ロツタ、ESはエツジ検出信号、DTSはタイミング信
号、CPI、CF2はビット同期信号である。
Claims (1)
- 【特許請求の範囲】 スプリットフェーズ符号の受信データからビット同期信
号を再生するビット同期回路に於いて、前記受信データ
の立上り、立下りのエッジを検出するエッジ検出部(1
)と、 該エッジ検出部(1)からのエッジ検出信号と再生され
たビット同期信号とをもとにタイミング信号を形成する
パルス形成部(2)と、 該パルス形成部(2)からのタイミング信号に位相同期
してビット同期信号を出力するディジタル位相同期回路
部(3)と、 前記パルス形成部(2)からのタイミング信号と前記デ
ィジタル位相同期回路部(3)からのビット同期信号と
の位相比較を行い、位相差の識別により前記ディジタル
位相同期回路部(3)の引込位相を修正するリセット信
号を出力する位相エラー検出部(4)と を備えたことを特徴とするビット同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60065067A JPS61225938A (ja) | 1985-03-30 | 1985-03-30 | ビツト同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60065067A JPS61225938A (ja) | 1985-03-30 | 1985-03-30 | ビツト同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61225938A true JPS61225938A (ja) | 1986-10-07 |
JPH033429B2 JPH033429B2 (ja) | 1991-01-18 |
Family
ID=13276231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60065067A Granted JPS61225938A (ja) | 1985-03-30 | 1985-03-30 | ビツト同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61225938A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01149630A (ja) * | 1987-12-07 | 1989-06-12 | Pfu Ltd | バースト・エラー検出回路 |
-
1985
- 1985-03-30 JP JP60065067A patent/JPS61225938A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01149630A (ja) * | 1987-12-07 | 1989-06-12 | Pfu Ltd | バースト・エラー検出回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH033429B2 (ja) | 1991-01-18 |
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