JPH033429B2 - - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 実施例の概要（第２図） 位相エラー検出部（第３図） 動作（第４図） 正常時（第４図(A)） 異常時（第４図(B)） 状態遷移（第５図） 発明の効果 〔概要〕 デイジタル位相同期回路部からのビツト同期信
号の位相が正しく引込まれているか否かを位相エ
ラー検出部で検出してデイジタル位相同期回路部
を制御し、スプリツトフエーズ符号の受信データ
の位相に正しく且つ高速に引込ませて、ビツト同
期信号を出力するものである。

〔産業上の利用分野〕

本発明は、スプリツトフエーズ符号によりデー
タ伝送が行われる自動車電話システムや携帯電話
システムに於ける受信装置に於いて、受信データ
からビツト同期信号を再生する為のビツト同期回
路に関するものである。

自動車電話システムや携帯電話システムに於い
ては、音声通話のみでなく、データも伝送するこ
とができるものである。その場合、スプリツトフ
エーズ符号でデータの伝送が行われる。スプリツ
トフエーズ符号は、“１”又は“０”のデータビ
ツトを、“１”と“０”との２ビツトで表現する
ものであり、“１”の連続或いは“０”の連続の
場合でも、タイミング信号成分が含まれているか
ら、受信側でビツト同期信号を再生し易い利点が
ある。そして、受信側では、スプリツトフエーズ
符号の受信データを、ビツト同期信号に基づいて
データ処理に適するNRZ符号に変換するもので
ある。

〔従来の技術〕

第６図は携帯電話の要部ブロツク図であつて、
１１はアンテナ、１２は送受信部、１３はベース
バンド信号処理部、１４は復号部、１５はビツト
同期回路、１６はスプリツトフエーズ符号から
NRZ符号に復号する復号回路、１７はマイクロ
プロセツサ等からなるデータ処理回路である。ア
ンテナ１１で受信して送受信部１２で処理した音
声信号は、図示を省略した音声信号処理部へ転送
され、又送受信部１２で復調された受信データ
は、ベースバンド処理部１３へ転送される。受信
データは、スプリツトフエーズ符号により構成さ
れ、バースト状に伝送されるものである。このバ
ースト状データの先頭には、例えば“１”，“０”
の繰り返しパターンのプリアンプル信号が付加さ
れるものである。

ビツト同期回路１５は、デイジタル位相同期回
路等を含み、スプリツトフエーズ符号の受信デー
タの位相に同期したビツト同期信号を出力し、復
号回路１６では、ビツト同期信号により受信デー
タをNRZ符号のデータい変換し、受信NRZ信号
としてデータ処理回路１７に加えられて、データ
処理が行われる。

前述のビツト同期回路１５は、従来、第７図に
示す構成が一般的である。同図に於いて、２１は
抵抗、コンデンサ等で構成される微分回路、２２
は全波整流回路、２３は例えば10KHzの中心周波
数を有するハンドパスフイルタ、２４は波形整形
を行う比較器、２５はアンド回路、２６は積分回
路、２７は比較器、２８は例えば5KHzの中心周
波数を有するバンドパスフイルタ、２９は比較
器、３０は全波整流回路、３１は積分回路、３２
は比較器、３３はデイジタル位相同期回路部
（DPLL部）、３４はアンド回路、３５はワンシヨ
ツト・マルチバイブレータ、３６はガードタイマ
である。

スプリツトフエーズ符号の受信データRDTは
微分回路２１とバンドパスフイルタ２８とに加え
られ、微分回路２１により受信データRDTの立
上り、立下りに対応して極性の微分出力信号が出
力され、全波整流回路２２により一方の極性の微
分出力信号となる。従つて、微分回路２１と全波
整流回路２２とによりエツジ検出部が構成される
ことになる。

全波整流回路２２の出力信号は、バンドパスフ
イルタ２３とアンド回路２５とに加えられ、全波
整流回路２２の出力信号の周波数が10KHzである
場合、バンドパスフイルタ２３の中心周波数が
10KHzに選定され、そのバンドパスフイルタ２３
を通過した信号が比較器２４により波形整形され
て、DPLL部３３に加えられるタイミング信号
DTSとなる。従つて、ハンドパスフイルタ２３
と比較器２４とにより、タイミング信号を抽出す
る為のタンク回路が構成されていることになる。

DPLL部３３は、電圧制御発振器、可変分周
器、位相比較器等含み、マスタクロツクMCKと
前述のタイミング信号DTSとが加えられ、マス
タクロツクMCKの周期を位相精度して、タイミ
ング信号DTSに位相同期したビツト同期信号CP
１，CP２が出力される。これらのビツト同期信
号CP１、CP２は90゜の位相差を有するものであ
り、ビツト同期信号CP１は再生ビツト同期信号
として、第６図に示す復号回路１６に加えられ
る。又ビツト同期信号CP２はアンド回路２５に
加ええられる。

アンド回路２５の出力信号は積分回路２６で積
分され、比較器２７により所定レベル以上である
か否か比較され、所定レベル以上でない場合は、
アンド回路３４に“１”の比較出力信号を加える
ことになる。タイミング信号DTSに対してビツ
ト同期信号CP１，CP２の引込位相が正しくない
場合には、ビツト同期信号CP２と全波整流され
た微分出力信号とのタイミングが一致しないの
で、積分出力信号レベルは低下することになる。
従つて、アンド回路２５と積分回路２６と比較器
２７とにより、位相エラー検出部を構成している
ことになる。

又受信データRDTに付加されたプリアンブル
信号は、“１”，“０”の繰り返しのデータとなり、
スプリツトフエーズ符号では、繰り返し周波数が
5KHzに相当するものとなる。従つて、バンドパ
スフイルタ２８の中心周波数を5KHzとすること
により、プリアンプル信号を抽出することができ
る。バンドパスフイルタ２８の出力信号レベルを
比較器２９で所定レベルと比較し、5KHzの信号
を受信していることを識別し、ワンシヨツト・マ
ルチバイブレータ３５のトリガ信号を出力する。

又バンドパスフイルタ２８の出力信号は、全波
整流回路３０により全波整流され、積分回路３１
により積分され、比較器３２により所定レベルと
比較される。従つて、5KHzの繰り返し周波数の
プリアンブル信号の場合には、全破整流出力信号
を積分することにより、所定レベル以上となるか
ら、比較器３２から“１”の信号が出力されてア
ンド回路３４に加えられる。

アンド回路３４の出力信号はワンシヨツト・マ
ルチバイブレータ３５のイネーブル信号となるも
のであり、又ガードタイマ３６の出力信号は、常
時“１”であつて、起動された時に“０”となる
ものである。従つて、位相エラーが検出され、プ
リアンブル信号が検出された場合にワンシヨツ
ト・マルチバイブレータ３５がトリガされて、
DPLL部３３のリセツト端子Ｒにリセツト信号が
加えられ、且つガードタイマ３６が起動され、所
定時間内の再度のリセツトが阻止される。

DPLL部３３は、プリアンブル信号の受信時
に、位相エラーが検出されると、可変分周器等の
リセツトが行われて、正しい位相に引込まれるこ
とになる。

〔発明が解決しようとする問題点〕

従来のビツト同期回路に於いては、DPLL部３
３はデイジタル回路化されているが、他の回路は
アナログ回路であり、演算増幅器等を多数含むも
のであるから、集積回路化は困難であつた。従つ
て携帯用として小型、且つ軽量化の要求を充分に
満足させるものではなかつた。又プリアンブル信
号の受信時に位相エラーに基づいてDPLL部３３
の正しい位相引込動作を行わせるものであるか
ら、ノイズ等により位相同期が外れた場合には、
次のデータ受信まで、ビツト同期が正しくとれな
い欠点があつた。

本発明は、デイジタル化により小型化且つ軽量
化を図り、且つ正しい位相に高速に引込むことを
目的とするものである。

〔問題点を解決するための手段〕

本発明のビツト同期回路は、第１図の原理ブロ
ツク図を参照して説明すると、スプリツトフエー
ズ符号の受信データを加えるエツジ検出部１と、
エツジ検出信号と再生されたビツト同期信号とに
基づいて所定のパルス幅のタイミング信号を形成
するパルス形成部２と、このパルス形成部２から
のタイミング信号を加えて位相同期をとるデイジ
タル位相同期回路部（DPLL部）３と、このデイ
ジタル位相同期回路部（DPLL部）３からのビツ
ト同期信号とパルス形成部２からのタイミング信
号との位相を比較して、位相エラーを検出し、そ
れによつてデイジタル位相同期回路部（DPLL
部）３のリセツトを行う位相エラー検出部４とを
備えたものである。

エツジ検出部１は、例えば、１クロツク分の遅
延を与えるフリツプフロツプと排他的オア回路と
により構成して、受信データの立上り及び立下り
でパルスを出力するものであり、又パルス形成部
２は、ワンシヨツト・マルチバイブレータ等によ
り構成し、エツジ検出信号とDPLL部３からのビ
ツト同期信号とによりタイミング信号を形成する
ものである。又位相エラー検出部４は、複数のフ
リツプフロツプとゲート回路等により構成するこ
とができるものであり、デイジタル回路によつて
それぞれ構成されるものである。

〔作用〕

エツジ検出部１によりスプリツトフエーズ符号
の受信データの立上り及び立下りのタイミングで
エツジ検出信号が出力され、このエツジ検出信号
はスプリツトフエーズ符号の受信データのビツト
同期信号の２倍の繰り返し周波数成分を含むもの
となる。パルス形成部２は、エツジ検出部１から
のエツジ検出信号とDPLL部３のビツト同期信号
とによりタイミング信号を形成するものであり、
アナログ回路で構成されるタンク回路を省略して
も、受信データの繰り返し周波数のパルスを形成
することができる。又位相エラー検出部４は、パ
ルス形成部２からのタイミング信号と、DPLL部
３からのビツト同期信号との位相比較をデイジタ
ル的に行い、位相エラーが所定ビツト数連続した
場合は、ビツト同期信号が正しい位相に引込まれ
ていないと判断して、DPLL部３をリセツトし、
再度位相エラーの識別を行つて、受信データの位
相に正しく同期したビツト同期信号を再生するも
のである。

〔実施例〕

以下図面を参照して、本発明の実施例について
詳細に説明する。

（実施例の概要〕 第２図は本発明の実施例のブロツク図であり、
第１図と同一符号は同一部分を示し、５はフリツ
プフロツプ、６は排他的オア回路、７はアンド回
路、８はワンシヨツト・マルチバイブレータ、９
は時定数を決めるコンデンサである。受信データ
RDTはエツジ検出部１のフリツプフロツプ５の
データ端子Ｄと排他的オア回路６とに加えられ、
マスタクロツクMCKがフリツプフロツプ５のク
ロツク端子Ｃに加えられる。このマスタクロツク
MCKは例えば2MHzであり、フリツプフロツプ５
によつて受信データRDTは１クロツク分遅延さ
れて出力端子Ｑから排他的オア回路６に加えられ
る。従つて、排他的オア回路６の出力信号は、マ
スタクロツクMCKの１パルス分のパルス幅のエ
ツジ検出信号ESとなる。

このエツジ検出信号ESはアンド回路７と位相
エラー検出部４とに加えられる。アンド回路７の
出力信号はパルス形成部２のワンシヨツト・マル
チバイブレータ８のトリガ端子Ａに加えられ、コ
ンデンサ９の容量で設定された所定のパルス幅の
タイミング信号DTS、一般的にはデユテイ５０
％に選定されたタイミング信号が出力端子Ｑから
出力される。このタイミング信号DTSは、DPLL
部３と位相エラー検出部４とに加えられる。
DPLL部３には、マスタクロツクMCKとタイミ
ング信号DTSとが加えられ、タイミング信号
DTSに位相同期したビツト同期信号CP１，CP２
を出力するものであり、スプリアスな位相に引込
まれたか否かを位相エラー検出部４で検出し、ス
プリアスな位相に引込まれたことを検出すると、
DPLL部３のリセツト端子Ｒにリセツト信号が加
えられる。

（位相エラー検出部） 第３図は位相エラー検出部のブロツク図であ
り、FF１〜FF９はフリツプフロツプ、Ｇ１はナ
ンド回路、Ｇ２はノア回路、Ｇ３〜Ｇ５はインバ
ータ、Ｇ６はノア回路、Ｇ７はナンド回路であ
る。クリア信号ICLがインバータＧ５を介してフ
リツプフロツプFF１〜FF９に加えられて、各フ
リツプフロツプFF１〜FF９は初期状態にクリア
される。その後にパルス形成部２からのタイミン
グ信号DTSがフリツプフロツプFF１のデータ端
子Ｄに加えられ、DPLL部３からのビツト同期信
号CP２がインバータＧ４を介して各フリツプフ
ロツプFF１〜FF９のクロツク端子Ｃに加えられ
る。

フリツプフロツプFF１〜FF８の出力端子Ｑか
らの信号は、ナンド回路Ｇ１とノア回路Ｇ２とに
加えられ、ナンド回路Ｇ１の出力信号はフリツプ
フロツプFF９のＪ端子に、又ノア回路Ｇ２の出
力信号はインバータＧ３を介してフリツプフロツ
プFF９のＫ端子に加えられる。又フリツプフロ
ツプFF１の出力端子ＱとフリツプフロツプFF９
の出力端子Ｑとからの信号がノア回路Ｇ６に加え
られ、そのノア回路Ｇ６の出力信号とエツジ検出
信号ESとがナンド回路Ｇ７に加えられ、ナンド
回路Ｇ７の出力信号はDPLL部３のリセツト信号
となり、リセツト信号が、“０”の時、DPLL部
３のリセツトが行われる。

（動作） 第４図は動作説明図であり、(A)は正しい位相に
同期している場合、(B)はアプリアスな位相に引込
まれている場合を示し、第３図と同一符号は同一
の信号内容の一例を示すものであつて、FF１Ｑ
はフリツプフロツプFF１の出力端子Ｑの信号、
RSTはリセツト信号を示す。

第４図のRDTに示す受信データRDTに対し
て、エツジ検出部１（第２図参照）から第４図の
ESに示すようなエツジ検出信号ESが出力され
る。このエツジ検出信号ESとビツト同期信号CP
２とのアンド条件でパルス形成部２に於いてタイ
ミング信号DTSが形成され、このタイミング信
号DTSがDPLL部３と位相エラー検出部４とに加
えられる。DPLL部３からはタイミンング信号
DTSに位相同期したビツト同期信号CP１と、90゜
位相のずれたビツト同期信号CP２とが出力され
るものである。

（正常時） 第４図の(A)に於いては、×印のないエツジ検出
信号ESにビツト同期信号CP１が位相同期してい
る場合であり、このビツト同期信号CP１と90゜位
相差のビツト同期信号CP２とエツジ検出信号ES
とのアンド条件が継続して成立するので、タイミ
ング信号DTSは継続して発生することになる。
そして、このタイミング信号DTSが第３図のフ
リツプフロツプFF１のデータ端子Ｄに加えられ、
インバータＧ４を介したビツト同期信号CP２が
クロツク端子Ｃに加えられて、インバータＧ４の
出力信号の立上りでデータ端子Ｄに加えられるタ
イミング信号DTSが“１”であると、出力端子
Ｑは“１”となるから、連続的なタイミング信号
DTSにより、各フリツプフロツプFF１〜FF８の
出力端子Ｑは総て“１”となり、ナンド回路Ｇ１
及びノア回路Ｇ２の出力信号は“０”となる。

ナンド回路Ｇ１の出力信号は直接フリツプフロ
ツプFF９のＪ端子に、又ノア回路Ｇ２の出力信
号はインバータＧ３を介してフリツプフロツプ
FF９のＫ端子に加えられるので、Ｊ端子“０”、
Ｋ端子“１”となつて、出力端子Ｑは“１”とな
る。従つて、ナンド回路Ｇ６の出力信号は“０”
となり、ナンド回路Ｇ７の出力のリセツト信号
は、エツジ検出信号ESに関係なく“１”となつ
て、DPLL部３のリセツトは行われない。即ち、
正しい位相に引込まれている状態となる。

（異常時） 一方、第４図の(B)に示すように、×印のエツジ
検出信号ESにビツト同期信号CP１が位相同期し
ている場合は、ビツト同期信号CP２とアンド条
件がとれるエツジ検出信号ESは×印を付けたも
のだけとなり、パルス形成部２からのタイミング
信号DTSは連続的ではなくなる。特にプリアン
ブル信号のように、交互に“１”と“０”となる
受信データRDTの場合には、連続してタイミン
グ信号DTSが形成されないことになる。１個の
タイミング信号DTSの抜けに対して、フリツプ
フロツプFF１〜FF８の出力端子Ｑは順次“０”
となり、それによつて、ナンド回路Ｇ１の出力信
号は“１”となるが、ノア回路Ｇ２の出力信号は
“０”を継続し、フリツプフロツプFF９の反転は
生じないが、８回連続してタイミング信号DTS
が形成されない場合は、第４図のFF１Ｑに示す
ように、フリツプフロツプFF１の出力端子Ｑは
“０”が継続し、フリツプフロツプFF１〜FF８
の総ての出力端子Ｑが“０”となるから、ナンド
回路Ｇ１とノア回路Ｇ２との出力信号は“１”と
なる。それによつて、フリツプフロツプFF９の
Ｊ端子は“１”、Ｋ端子は“０”となり、出力端
子Ｑは“０”となる。

フリツプフロツプFF９の出力端子Ｑが“０”
となると、フリツプフロツプFF１の出力端子Ｑ
が“０”であることにより、ノア回路Ｇ６の出力
信号は“１”となり、エツジ検出信号ESが加え
られた時に、ナンド回路Ｇ７の出力のリセツト信
号が“０”となり、DPLL部３のリセツトが行わ
れる。

DPLL部３では、リセツトによりビツト同期信
号CP１，CP２の出力タイミングが90゜移相される
ことになり、それによつて、正しい位相に引込ま
れたビツト同期信号CP１，CP２が出力されるこ
とになる。

（状態遷移） 第５図は状態遷移説明図であり、状態１は、正
常位相でDPLL部３がロツクされている場合であ
り、フリツプフロツプFF９の出力端子Ｑは、
“１”（FF９Ｑ＝“１”）、ノア回路Ｇ６の出力信号
は“０”（Ｇ６＝“０”）となる。又状態３は、第
４図の(B)の前半のように、逆相でDPLL部３がロ
ツクされた場合であり、フリツプフロツプFF９
の出力端子Ｑは“０”（FF９Ｑ＝“０”）、ノア回
路Ｇ６の出力信号は“１”（Ｇ６＝“１”）となる。
この状態３に於いては、DPLL部３にリセツト信
号が加えられる。又状態２は、状態３から状態１
へ移行する過程、又は初期状態から状態１へ移行
する過程の検出中の状態であり、DPLL部３はマ
スタクロツクMCKの１パルスの挿脱によりビツ
ト同期信号CP１，CP２の位相を、タイミング信
号DTSに同期させるように動作する。この時、
フリツプフロツプFF９の出力端子Ｑは“０”
（FF９Ｑ＝“０”）で、ノア回路Ｇ６の出力信号は
“０”（Ｇ６＝“０”）となる。

状態２に於いて、第３図に示す位相エラー検出
部では、８ビツト連続して位相が一致した時、正
しい位相に引込まれたとして、リセツト信号の出
力を阻止し、状態１に遷移する。又、状態１に於
いて、８ビツト連続して位相エラーが発生する
と、状態３に遷移し、リセツト信号が出力され
て、DPLL部３がスプリアスな位相に引込まれて
いる場合に、正しい位相に引込まれるように制御
することになる。

前述の実施例に於けるエツジ検出部１は、フリ
ツプフロツプ５の代わりに、ゲート回路の遅延時
間を利用する構成を用いることもできる。又パル
ス形成部２は、ワンシヨツト・マルチバイブレー
タ８以外に、分周器を利用することもできる。又
位相エラー検出部４は、位相エラーのビツト数に
対応してフリツプフロツプの接続数が定まるもの
である。

〔発明の効果〕

以上説明したように、本発明は、デイジタル回
路により構成されたエツジ検出部１と、パルス形
成部２と、DPLL部３と、位相エラー検出部４と
を備えたものであり、スプリツトフエーズ符号の
受信データをNRZ符号に変換する復号回路を含
めてチツプに集積化することが可能となる。従つ
て、小型且つ軽量化を図ることができる。又位相
エラー検出部４はプリアンブル信号受信時以外の
通常のデータ受信時に於いても、スプリアスな位
相引込状態を検出して、DPLL部３のリセツトを
行わせることができるから、信頼性を向上するこ
とが可能となり、且つ高速引込みが可能となる利
点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のブロツク図、第３図は位相エラー
検出部のブロツク図、第４図は動作説明図、第５
図は状態遷移説明図、第６図は携帯電話の要部ブ
ロツク図、第７図は従来例のブロツク図である。 １はエツジ検出部、２はパルス形成部、３は
DPLL部（デイジタル位相同期回路部）、４は位
相エラー検出部、５はフリツプフロツプ、６は排
他的オア回路、７はアンド回路、８はワンシヨツ
ト・マルチバイブレータ、９はコンデンサ、
RDTは受信データ、MCKはマスタクロツク、
ESはエツジ検出信号、DTSはタイミング信号、
CP１，CP２はビツト同期信号である。

Claims (1)

1. 【特許請求の範囲】 １ スプリツトフエーズ符号の受信データからビ
   ツト同期信号を再生するビツト同期回路に於い
   て、前記受信データの立上り、立下りのエツジを
   検出するエツジ検出部１と、 該エツジ検出部１からのエツジ検出信号と再生
   されたビツト同期信号とをもとにタイミング信号
   を形成するパルス形成部２と、 該パルス形成部２からのタイミング信号に位相
   同期してビツト同期信号を出力するデイジタル位
   相同期回路部３と、 前記パルス形成部２からのタイミング信号と前
   記デイジタル位相同期回路部３からのビツト同期
   信号との位相比較を行い、位相差の識別により前
   記デイジタル位相同期回路部３の引込位相を修正
   するリセツト信号を出力する位相エラー検出部４
   と を備えたことを特徴とするビツト同期回路。