JPH11317730A - デジタル受信装置 - Google Patents
デジタル受信装置Info
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- JPH11317730A JPH11317730A JP10135990A JP13599098A JPH11317730A JP H11317730 A JPH11317730 A JP H11317730A JP 10135990 A JP10135990 A JP 10135990A JP 13599098 A JP13599098 A JP 13599098A JP H11317730 A JPH11317730 A JP H11317730A
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- Japan
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- signal
- digital
- timing
- waveform
- dpll
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 ブリッジタップが伝送路に存在する場合でも
連続して送信された波形のタイミングを正しく検出でき
るＤＰＬＬ回路を提供する。 【解決手段】 デジタル信号処理部にデジタル信号の立
ち上がりを識別する立ち上がり検出部８と、ＤＰＬＬ回
路に前記立ち上がり検出部８で識別された立ち上がり信
号を識別した時だけ信号をカウンタ５に出力する信号識
別部９を有することを特徴とし、等化で使用しているＤ
ＳＰで「０１」のパターンを検出した時にその事をＤＰ
ＬＬ回路に伝えてやり、その「０１」パターンの「１」
の時だけ位相比較を行うようにして、正しい立ち上がり
タイミングの時だけＤＰＬＬを動作させるようにし、よ
り正確な、揺れの少ないタイミング信号を生成すること
が出来た。
連続して送信された波形のタイミングを正しく検出でき
るＤＰＬＬ回路を提供する。 【解決手段】 デジタル信号処理部にデジタル信号の立
ち上がりを識別する立ち上がり検出部８と、ＤＰＬＬ回
路に前記立ち上がり検出部８で識別された立ち上がり信
号を識別した時だけ信号をカウンタ５に出力する信号識
別部９を有することを特徴とし、等化で使用しているＤ
ＳＰで「０１」のパターンを検出した時にその事をＤＰ
ＬＬ回路に伝えてやり、その「０１」パターンの「１」
の時だけ位相比較を行うようにして、正しい立ち上がり
タイミングの時だけＤＰＬＬを動作させるようにし、よ
り正確な、揺れの少ないタイミング信号を生成すること
が出来た。
Description
【０００１】
【発明の属する技術分野】本発明は、受信したデジタル
信号からビット同期を得るためのデジタルＰＬＬ回路を
用いたデジタル受信装置に関し、更に詳しくは、デジタ
ル受信装置の伝送路にブリッジタップ等からの反射波が
有る場合でもデジタルＰＬＬ回路の収束を安定させるこ
とができるデジタル受信装置に関する。
信号からビット同期を得るためのデジタルＰＬＬ回路を
用いたデジタル受信装置に関し、更に詳しくは、デジタ
ル受信装置の伝送路にブリッジタップ等からの反射波が
有る場合でもデジタルＰＬＬ回路の収束を安定させるこ
とができるデジタル受信装置に関する。
【０００２】
【従来の技術】従来のデジタル受信装置におけるデジタ
ルＰＬＬ回路について、図２の従来のデジタル受信装置
の入力段のブロック構成図を用いて説明する。図２に示
すように、従来のデジタル受信装置におけるデジタルＰ
ＬＬ回路（ＤＰＬＬ）は、位相比較部４、ランダムウォ
ークフィルタ５、発振器６、及び、分周器７により構成
されており、コンパレータ部２から前記位相比較部４の
一方の入力端子に入力された信号に基づき生成したタイ
ミング信号を出力している。又、デジタル受信装置にお
ける受信データは、アンプ１で増幅された後に、デジタ
ル信号処理部ＤＳＰと、コンパレータ部２とに供給さ
れ、コンパレータ部２の出力がデジタルＰＬＬ回路に入
力される。尚、図２では、デジタルＰＬＬ回路（ＤＰＬ
Ｌ）はデジタル回路（ＰＬＤ）の一部として構成されて
いる。従来のＤＰＬＬでは、コンパレータ部２から受信
信号の立ち上がりタイミング信号を受け取ると、位相比
較部４においてＤＰＬＬ内で生成されたタイミング信号
と位相比較し、その比較結果、即ち、生成されたタイミ
ング信号が、受信データの信号より進んでいるか遅れて
いるかの判定結果を位相比較部４から出力する。その出
力された判定結果はランダムウォークフィルタ５に入力
される。ランダムウォークフィルタ５とは、「±Ｎ」段
のアップダウンカウンタのことであり、「０」からカウ
ントをスタートし、位相比較部４からの比較結果の入力
（生成タイミング信号が進んでいるか遅れているかの判
定結果）によってカウントアップしたり、カウントダウ
ンしたりする。そして、そのカウントアップ又はカウン
トダウンされた結果が「＋Ｎ」または「−Ｎ」に達した
時に、分周器７に対して生成されるタイミング信号の位
相を進ませるか遅らせるかの指示となる信号を出力す
る。分周器７では、ランダムウォークフィルタ５からの
指示信号に従って、発振器６からのクロック信号の分周
比を変化させることにより、コンパレータ部２からの信
号と同じ位相となるよう生成されるタイミング信号の位
相を進ませたり遅らせたりする。
ルＰＬＬ回路について、図２の従来のデジタル受信装置
の入力段のブロック構成図を用いて説明する。図２に示
すように、従来のデジタル受信装置におけるデジタルＰ
ＬＬ回路（ＤＰＬＬ）は、位相比較部４、ランダムウォ
ークフィルタ５、発振器６、及び、分周器７により構成
されており、コンパレータ部２から前記位相比較部４の
一方の入力端子に入力された信号に基づき生成したタイ
ミング信号を出力している。又、デジタル受信装置にお
ける受信データは、アンプ１で増幅された後に、デジタ
ル信号処理部ＤＳＰと、コンパレータ部２とに供給さ
れ、コンパレータ部２の出力がデジタルＰＬＬ回路に入
力される。尚、図２では、デジタルＰＬＬ回路（ＤＰＬ
Ｌ）はデジタル回路（ＰＬＤ）の一部として構成されて
いる。従来のＤＰＬＬでは、コンパレータ部２から受信
信号の立ち上がりタイミング信号を受け取ると、位相比
較部４においてＤＰＬＬ内で生成されたタイミング信号
と位相比較し、その比較結果、即ち、生成されたタイミ
ング信号が、受信データの信号より進んでいるか遅れて
いるかの判定結果を位相比較部４から出力する。その出
力された判定結果はランダムウォークフィルタ５に入力
される。ランダムウォークフィルタ５とは、「±Ｎ」段
のアップダウンカウンタのことであり、「０」からカウ
ントをスタートし、位相比較部４からの比較結果の入力
（生成タイミング信号が進んでいるか遅れているかの判
定結果）によってカウントアップしたり、カウントダウ
ンしたりする。そして、そのカウントアップ又はカウン
トダウンされた結果が「＋Ｎ」または「−Ｎ」に達した
時に、分周器７に対して生成されるタイミング信号の位
相を進ませるか遅らせるかの指示となる信号を出力す
る。分周器７では、ランダムウォークフィルタ５からの
指示信号に従って、発振器６からのクロック信号の分周
比を変化させることにより、コンパレータ部２からの信
号と同じ位相となるよう生成されるタイミング信号の位
相を進ませたり遅らせたりする。
【０００３】ところが、従来のＤＰＬＬにおいて、コン
パレータ部２から出力されるタイミング信号の全てに対
して位相比較部４で位相比較を実施すると、受信データ
の伝送路にブリッジタップが存在する場合等には、その
ブリッジタップ等による受信データの反射波により受信
データが変化して、位相の収束位置が安定しなくなる場
合があると言う欠点があった。その位相の収束位置が安
定しなくなる場合について図３を用いて説明する。ここ
で、ブリッジタップとは将来の加入者の増加に備えて伝
送路上に枝分かれ状にあるタップのことで、受信装置で
信号を受信すると、主信号と終端されていないブリッジ
タップで生じた反射波形が重なりあって、本来受信すべ
き受信波形とは違った波形を受信してしまう。図３は、
「１」を連続して「１、１」とＡＭＩ信号を受信した様
子を、伝送路にブリッジタップがある場合と無い場合に
ついて、その受信波形とコンパレータ出力波形を示して
いる。受信波形については、図３の「Ｆ１．受信波形の
各成分」の波形１がブリッジタップが無い場合の本来の
受信波形であり、波形２はブリッジタップに反射して受
信された受信波形である。これら２つの波形が合成され
て「Ｆ２．実際の受信波形」となる。コンパレータ出力
波形については、本来ならＦ１．受信波形の各成分」に
示したように波形１だけを受信する筈なので「Ｆ３．ブ
リッジタップが無い場合のコンパレータ出力波形」の様
にｐ点、ｑ点が立ち上がりのタイミング位置としてＤＰ
ＬＬの位相比較部４に渡されるはずである。しかし、実
際には、「Ｆ２．実際の受信波形」がコンパレータに入
力されるのでＤＰＬＬの位相比較部４に渡される立ち上
がりタイミングは「Ｆ４．実際のコンパレータ出力波
形」のｐ点と、ｒ点ということになる。これはブリッジ
タップでの反射波が本来の信号よりも遅れて到達するた
め、受信側では直達波の波形１に波形２が加算されるこ
とによって、波形１が形を変えてしまった結果、正確な
立ち上がり位置（ユニポーラ信号に変換する前のＡＭＩ
信号でいうと立ち下がり）を検出できなくなってしまっ
たためである。
パレータ部２から出力されるタイミング信号の全てに対
して位相比較部４で位相比較を実施すると、受信データ
の伝送路にブリッジタップが存在する場合等には、その
ブリッジタップ等による受信データの反射波により受信
データが変化して、位相の収束位置が安定しなくなる場
合があると言う欠点があった。その位相の収束位置が安
定しなくなる場合について図３を用いて説明する。ここ
で、ブリッジタップとは将来の加入者の増加に備えて伝
送路上に枝分かれ状にあるタップのことで、受信装置で
信号を受信すると、主信号と終端されていないブリッジ
タップで生じた反射波形が重なりあって、本来受信すべ
き受信波形とは違った波形を受信してしまう。図３は、
「１」を連続して「１、１」とＡＭＩ信号を受信した様
子を、伝送路にブリッジタップがある場合と無い場合に
ついて、その受信波形とコンパレータ出力波形を示して
いる。受信波形については、図３の「Ｆ１．受信波形の
各成分」の波形１がブリッジタップが無い場合の本来の
受信波形であり、波形２はブリッジタップに反射して受
信された受信波形である。これら２つの波形が合成され
て「Ｆ２．実際の受信波形」となる。コンパレータ出力
波形については、本来ならＦ１．受信波形の各成分」に
示したように波形１だけを受信する筈なので「Ｆ３．ブ
リッジタップが無い場合のコンパレータ出力波形」の様
にｐ点、ｑ点が立ち上がりのタイミング位置としてＤＰ
ＬＬの位相比較部４に渡されるはずである。しかし、実
際には、「Ｆ２．実際の受信波形」がコンパレータに入
力されるのでＤＰＬＬの位相比較部４に渡される立ち上
がりタイミングは「Ｆ４．実際のコンパレータ出力波
形」のｐ点と、ｒ点ということになる。これはブリッジ
タップでの反射波が本来の信号よりも遅れて到達するた
め、受信側では直達波の波形１に波形２が加算されるこ
とによって、波形１が形を変えてしまった結果、正確な
立ち上がり位置（ユニポーラ信号に変換する前のＡＭＩ
信号でいうと立ち下がり）を検出できなくなってしまっ
たためである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
図３に示すようなコンパレータ出力波形をそのまま図２
の従来のデジタル受信装置のＤＰＬＬで位相比較する場
合、ブリッジタップが存在する伝送路にＡＭＩ信号が送
られ、受信側ではその立ち上がり（立ち下がり）を検出
して受信信号のタイミングを取ろうとするので、ブリッ
ジタップでの反射波によって、連続して送信された波形
の２つめ以降の立ち上がり（立ち下がり）タイミングを
正しく検出できなくなってしまう。すると、それによっ
てデジタル受信装置内のＤＰＬＬが誤動作をしてしまう
ことがある。その場合には、多少のタイミングのズレは
ランダムウォークフィルタで吸収されるが、このズレが
大きくなると、正確な生成タイミングが生成できないた
め同期がとれず受信データを再生できなくなるという問
題があった。本発明は、上記の問題に鑑みて、ブリッジ
タップが伝送路に存在する場合でも連続して送信された
波形のタイミングを正しく検出できるＤＰＬＬ回路を提
供することを目的とする。
図３に示すようなコンパレータ出力波形をそのまま図２
の従来のデジタル受信装置のＤＰＬＬで位相比較する場
合、ブリッジタップが存在する伝送路にＡＭＩ信号が送
られ、受信側ではその立ち上がり（立ち下がり）を検出
して受信信号のタイミングを取ろうとするので、ブリッ
ジタップでの反射波によって、連続して送信された波形
の２つめ以降の立ち上がり（立ち下がり）タイミングを
正しく検出できなくなってしまう。すると、それによっ
てデジタル受信装置内のＤＰＬＬが誤動作をしてしまう
ことがある。その場合には、多少のタイミングのズレは
ランダムウォークフィルタで吸収されるが、このズレが
大きくなると、正確な生成タイミングが生成できないた
め同期がとれず受信データを再生できなくなるという問
題があった。本発明は、上記の問題に鑑みて、ブリッジ
タップが伝送路に存在する場合でも連続して送信された
波形のタイミングを正しく検出できるＤＰＬＬ回路を提
供することを目的とする。
【０００５】
【課題を解決するための手段】上記した課題を解決する
ために、本発明のデジタル受信装置では、受信データを
信号処理するデジタル信号処理部と受信データから受信
側のビット同期を得るデジタルＰＬＬ回路を有するデジ
タル受信装置において、前記デジタル信号処理部にデジ
タル信号の立ち上がりを識別する立ち上がり検出部と、
前記デジタルＰＬＬ回路に前記立ち上がり検出部で識別
された立ち上がり信号を識別した時だけ信号をカウンタ
に出力する信号識別部を有することを特徴とする。本発
明のデジタル受信装置においては、ブリッジタップによ
る反射波形が１タイムスロットまでしか影響は大きくな
く、２タイムスロット以降は殆ど０に近くなってしまう
ことから、等化に使用しているＤＳＰにより「０１」の
パターンを見つけて、それを検出したという事をＤＰＬ
Ｌに伝えてやり、その「０１」パターンの「１」の時だ
け位相比較を行うようにすることにより、正しい立ち上
がりタイミングの時だけＤＰＬＬを動作させるようにし
た。従って、本発明のＤＰＬＬは、より正確な、揺れの
少ないタイミング信号を生成することが出来る。
ために、本発明のデジタル受信装置では、受信データを
信号処理するデジタル信号処理部と受信データから受信
側のビット同期を得るデジタルＰＬＬ回路を有するデジ
タル受信装置において、前記デジタル信号処理部にデジ
タル信号の立ち上がりを識別する立ち上がり検出部と、
前記デジタルＰＬＬ回路に前記立ち上がり検出部で識別
された立ち上がり信号を識別した時だけ信号をカウンタ
に出力する信号識別部を有することを特徴とする。本発
明のデジタル受信装置においては、ブリッジタップによ
る反射波形が１タイムスロットまでしか影響は大きくな
く、２タイムスロット以降は殆ど０に近くなってしまう
ことから、等化に使用しているＤＳＰにより「０１」の
パターンを見つけて、それを検出したという事をＤＰＬ
Ｌに伝えてやり、その「０１」パターンの「１」の時だ
け位相比較を行うようにすることにより、正しい立ち上
がりタイミングの時だけＤＰＬＬを動作させるようにし
た。従って、本発明のＤＰＬＬは、より正確な、揺れの
少ないタイミング信号を生成することが出来る。
【０００６】
【発明の実施の形態】以下、本発明を図示した実施形態
に基づいて説明する。図１は、本発明によるデジタル受
信装置の位置実施形態の構成を示すブロック図である。
図１のデジタル受信装置におけるデジタルＰＬＬ（ＤＰ
ＬＬ）は、図３に示した従来のデジタル受信装置にデコ
ード部９が追加された構成であり、位相比較部４、デコ
ード部９、ランダムウォークフィルタ５、発振器６、分
周器７で構成され、コンパレータ部２からの信号が入力
されると生成されるタイミング信号を出力している。
又、デジタル受信装置における受信データは、アンプ１
で増幅された後に、デジタル信号処理部ＤＳＰと、コン
パレータ部２を介してデジタルＰＬＬ回路（ＤＰＬＬ）
に入力され、デジタルＰＬＬ回路（ＤＰＬＬ）はデジタ
ル回路（ＰＬＤ）の一部として構成されている。本実施
形態のデジタル信号処理部には、ＤＳＰにおける等化部
３の後段、即ち、アンプ１からの増幅された受信データ
が等化部で等化されたデジタル信号の立ち上がりを識別
するための立ち上がり検出部として、０１パターン検出
部８が配設されている。この０１パターン検出部８で
は、等化された信号から「０１」パターンの立ち上がり
だけを検出して、立ち下がりの「１０」パターンや「０
０」、「１１」といった変化の無い場合の検出は行わ
ず、「０１」の立ち上がりを検出した時のみデコード部
９に検出信号を出力する。
に基づいて説明する。図１は、本発明によるデジタル受
信装置の位置実施形態の構成を示すブロック図である。
図１のデジタル受信装置におけるデジタルＰＬＬ（ＤＰ
ＬＬ）は、図３に示した従来のデジタル受信装置にデコ
ード部９が追加された構成であり、位相比較部４、デコ
ード部９、ランダムウォークフィルタ５、発振器６、分
周器７で構成され、コンパレータ部２からの信号が入力
されると生成されるタイミング信号を出力している。
又、デジタル受信装置における受信データは、アンプ１
で増幅された後に、デジタル信号処理部ＤＳＰと、コン
パレータ部２を介してデジタルＰＬＬ回路（ＤＰＬＬ）
に入力され、デジタルＰＬＬ回路（ＤＰＬＬ）はデジタ
ル回路（ＰＬＤ）の一部として構成されている。本実施
形態のデジタル信号処理部には、ＤＳＰにおける等化部
３の後段、即ち、アンプ１からの増幅された受信データ
が等化部で等化されたデジタル信号の立ち上がりを識別
するための立ち上がり検出部として、０１パターン検出
部８が配設されている。この０１パターン検出部８で
は、等化された信号から「０１」パターンの立ち上がり
だけを検出して、立ち下がりの「１０」パターンや「０
０」、「１１」といった変化の無い場合の検出は行わ
ず、「０１」の立ち上がりを検出した時のみデコード部
９に検出信号を出力する。
【０００７】本実施形態のＤＰＬＬ内の位相比較部４に
おいて、コンパレータ部２から受信信号の立ち上がりタ
イミング信号を受け取ると、ＤＰＬＬ内の発振器６と分
周期７で生成されたタイミング信号と位相比較し、その
比較結果、即ち、生成されたタイミング信号は、コンパ
レータ部２から受ける受信データの信号より進んでいる
か遅れているかの判定結果を位相比較部４から出力す
る。これについては従来と同様であるが、本実施形態に
おいては、位相比較部４から出力された判定結果は、従
来技術とは異なりデコード部９に入力される。このデコ
ード部９は、コンパレータ部２から出力される信号を受
けて、ＤＰＬＬ回路において０１パターン検出部８で立
ち上がり信号を検出した時だけ、位相比較部４からの信
号をカウンタであるランダムウオークフィルタ５に出力
する信号識別部である。ランダムウォークフィルタ５に
入力された信号は、従来技術と同様に、「±Ｎ」段のア
ップダウンカウンタで、「０」からカウントをスタート
し、デコード部９で選択された位相比較部４からの比較
結果の入力（生成タイミング信号が進んでいるか遅れて
いるかの判定結果）によってカウントアップしたり、カ
ウントダウンしたりする。そして、そのカウントアップ
又はカウントダウンされた結果が「＋Ｎ」または「−
Ｎ」に達した時に、分周器７に対して生成されるタイミ
ング信号の位相を進ませるか遅らせるかの指示となる信
号を出力する。分周器７では、ランダムウォークフィル
タ５からの指示信号に従って、発振器６からのクロック
信号の分周比を変化させ、生成されるタイミング信号の
位相を進ませたり遅らせたりする。
おいて、コンパレータ部２から受信信号の立ち上がりタ
イミング信号を受け取ると、ＤＰＬＬ内の発振器６と分
周期７で生成されたタイミング信号と位相比較し、その
比較結果、即ち、生成されたタイミング信号は、コンパ
レータ部２から受ける受信データの信号より進んでいる
か遅れているかの判定結果を位相比較部４から出力す
る。これについては従来と同様であるが、本実施形態に
おいては、位相比較部４から出力された判定結果は、従
来技術とは異なりデコード部９に入力される。このデコ
ード部９は、コンパレータ部２から出力される信号を受
けて、ＤＰＬＬ回路において０１パターン検出部８で立
ち上がり信号を検出した時だけ、位相比較部４からの信
号をカウンタであるランダムウオークフィルタ５に出力
する信号識別部である。ランダムウォークフィルタ５に
入力された信号は、従来技術と同様に、「±Ｎ」段のア
ップダウンカウンタで、「０」からカウントをスタート
し、デコード部９で選択された位相比較部４からの比較
結果の入力（生成タイミング信号が進んでいるか遅れて
いるかの判定結果）によってカウントアップしたり、カ
ウントダウンしたりする。そして、そのカウントアップ
又はカウントダウンされた結果が「＋Ｎ」または「−
Ｎ」に達した時に、分周器７に対して生成されるタイミ
ング信号の位相を進ませるか遅らせるかの指示となる信
号を出力する。分周器７では、ランダムウォークフィル
タ５からの指示信号に従って、発振器６からのクロック
信号の分周比を変化させ、生成されるタイミング信号の
位相を進ませたり遅らせたりする。
【０００８】本実施形態では、従来技術においては受信
信号の立ち上がり時も立ち下がり時もランダムウオーク
フィルタに入力されていたのを、上記した０１パターン
検出部８とデコード部９により、立ち上がり時のみの位
相比較部４の出力結果をランダムウオークフィルタ５に
入力させるようにした。従って、ＰＬＤ内のＤＰＬＬ部
における、受信信号の立ち上がりタイミング信号を受け
取り、位相比較部でＤＰＬＬが内部で生成し出力してい
るタイミング信号と位相比較をするところまでは、従来
技術と同じである。ここで、ＤＳＰでは、ＰＬＤのＤＰ
ＬＬよりタイムスロットのタイミングと、受信信号をサ
ンプルするために上記したタイムスロットのタイミング
の４倍以上のオーバーサンプリングのサンプルタイミン
グを受け取っている。このオーバーサンプリングのサン
プルタイミングを用いて、０１パターン検出部８におい
て受信信号として「０」の後に「１」が到来するような
信号は識別できるので、そのパターンを見つけた時の
み、「０１」パターンが検出されたことをＰＬＤ（ＤＰ
ＬＬ）のデコード部９に通知する。そして、その通知信
号を受け取ったＰＬＤのデコード部９においては受信デ
ータ信号の立ち上がり時であることを認識し、その時だ
け位相比較部４での位相比較結果がデコード部９を通過
してランダムウォークフィルタ５に入力されるようにす
る。上記のように構成して動作させることにより、図３
のＦ２波形が連続して受信された場合に、誤った受信信
号立ち上がり位相を入力してしまうという誤りを防ぐこ
とが出来る。
信号の立ち上がり時も立ち下がり時もランダムウオーク
フィルタに入力されていたのを、上記した０１パターン
検出部８とデコード部９により、立ち上がり時のみの位
相比較部４の出力結果をランダムウオークフィルタ５に
入力させるようにした。従って、ＰＬＤ内のＤＰＬＬ部
における、受信信号の立ち上がりタイミング信号を受け
取り、位相比較部でＤＰＬＬが内部で生成し出力してい
るタイミング信号と位相比較をするところまでは、従来
技術と同じである。ここで、ＤＳＰでは、ＰＬＤのＤＰ
ＬＬよりタイムスロットのタイミングと、受信信号をサ
ンプルするために上記したタイムスロットのタイミング
の４倍以上のオーバーサンプリングのサンプルタイミン
グを受け取っている。このオーバーサンプリングのサン
プルタイミングを用いて、０１パターン検出部８におい
て受信信号として「０」の後に「１」が到来するような
信号は識別できるので、そのパターンを見つけた時の
み、「０１」パターンが検出されたことをＰＬＤ（ＤＰ
ＬＬ）のデコード部９に通知する。そして、その通知信
号を受け取ったＰＬＤのデコード部９においては受信デ
ータ信号の立ち上がり時であることを認識し、その時だ
け位相比較部４での位相比較結果がデコード部９を通過
してランダムウォークフィルタ５に入力されるようにす
る。上記のように構成して動作させることにより、図３
のＦ２波形が連続して受信された場合に、誤った受信信
号立ち上がり位相を入力してしまうという誤りを防ぐこ
とが出来る。
【０００９】
【発明の効果】本発明により、等化で使用しているＤＳ
Ｐを用いて受信信号から「０１」のパターンを見つけ
て、それを検出したという事をＤＰＬＬに伝えてやり、
その「０１」パターンの「１」の時だけ位相比較を行う
ようにして、正しい立ち上がりタイミングの時だけＤＰ
ＬＬを動作させるようにしたので、より正確な、揺れの
少ないタイミング信号を生成することが出来た。
Ｐを用いて受信信号から「０１」のパターンを見つけ
て、それを検出したという事をＤＰＬＬに伝えてやり、
その「０１」パターンの「１」の時だけ位相比較を行う
ようにして、正しい立ち上がりタイミングの時だけＤＰ
ＬＬを動作させるようにしたので、より正確な、揺れの
少ないタイミング信号を生成することが出来た。
【図１】本発明のＤＰＬＬのブロック図である。
【図２】従来のＤＰＬＬのブロック図である。
【図３】伝送路にブリッジタップでの反射がある場合と
無い場合でコンパレータの出力波形の違いを示した波形
図である。
無い場合でコンパレータの出力波形の違いを示した波形
図である。
１…アンプ、２…コンパレータ部、３…等化部、４…位
相比較部、５…ランダムウォークフィルタ、６…発振
器、７…分周器、８…０１パターン検出部、９…デコー
ド部、Ｆ１…実際の受信波形の各成分、Ｆ２…実際の受
信波形、Ｆ３…ブリッジアップが無い場合のコンパレー
タ出力波形、Ｆ４…実際のコンパレータ出力波形、波形
１…ブリッジタップが無い場合の受信波形、波形２…ブ
リッジタップによる反射波形、ｐ…１１パターンの前者
の１でのコンパレータ出力波形の立ち上がり（正し
い）、ｑ…ブリッジタップ無い場合の１１パターンの後
者の１でのコンパレータ出力波形の立ち上がり（正し
い）、ｒ…ブリッジタップある場合の（実際の）１１パ
ターンの後者の１でのコンパレータ出力波形の立ち上が
り（誤っている）
相比較部、５…ランダムウォークフィルタ、６…発振
器、７…分周器、８…０１パターン検出部、９…デコー
ド部、Ｆ１…実際の受信波形の各成分、Ｆ２…実際の受
信波形、Ｆ３…ブリッジアップが無い場合のコンパレー
タ出力波形、Ｆ４…実際のコンパレータ出力波形、波形
１…ブリッジタップが無い場合の受信波形、波形２…ブ
リッジタップによる反射波形、ｐ…１１パターンの前者
の１でのコンパレータ出力波形の立ち上がり（正し
い）、ｑ…ブリッジタップ無い場合の１１パターンの後
者の１でのコンパレータ出力波形の立ち上がり（正し
い）、ｒ…ブリッジタップある場合の（実際の）１１パ
ターンの後者の１でのコンパレータ出力波形の立ち上が
り（誤っている）
Claims (1)
- 【請求項１】 受信データを信号処理するデジタル信号
処理部と受信データから受信側のビット同期を得るデジ
タルＰＬＬ回路を有するデジタル受信装置において、前
記デジタル信号処理部にデジタル信号の立ち上がりを識
別する立ち上がり検出部と、前記デジタルＰＬＬ回路に
前記立ち上がり検出部で識別された立ち上がり信号を識
別した時だけ信号をカウンタに出力する信号識別部を有
することを特徴とするデジタル受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135990A JPH11317730A (ja) | 1998-04-30 | 1998-04-30 | デジタル受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135990A JPH11317730A (ja) | 1998-04-30 | 1998-04-30 | デジタル受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317730A true JPH11317730A (ja) | 1999-11-16 |
Family
ID=15164629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10135990A Pending JPH11317730A (ja) | 1998-04-30 | 1998-04-30 | デジタル受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317730A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
-
1998
- 1998-04-30 JP JP10135990A patent/JPH11317730A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7684532B2 (en) | 2000-03-14 | 2010-03-23 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| JP2010172014A (ja) * | 2000-03-14 | 2010-08-05 | Altera Corp | プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 |
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