JP2669689B2 - 高速フレーム同期回路 - Google Patents
高速フレーム同期回路Info
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- JP2669689B2 JP2669689B2 JP1101745A JP10174589A JP2669689B2 JP 2669689 B2 JP2669689 B2 JP 2669689B2 JP 1101745 A JP1101745 A JP 1101745A JP 10174589 A JP10174589 A JP 10174589A JP 2669689 B2 JP2669689 B2 JP 2669689B2
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- Japan
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- circuit
- data
- signal
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高速な伝送信号の同期を行なう高速フレー
ム同期回路に関する。
ム同期回路に関する。
［従来の技術］ 例えばデータ伝送に用いられる伝送信号の伝送速度は
高速化されてきている。これに伴い伝送信号に含まれる
フレーム信号の処理を行なうフレーム同期回路について
も処理の高速化が図られている。
高速化されてきている。これに伴い伝送信号に含まれる
フレーム信号の処理を行なうフレーム同期回路について
も処理の高速化が図られている。
ここで、フレーム同期回路は、フレーム信号を検出す
るフレーム一致回路と、前方保護および後方保護によっ
てフレーム信号の同期の一致を判断する保護回路から大
略構成されており、フレーム一致回路に伝送信号が入力
されると、予め定められたパターンによるフレーム信号
の検出を行ない、続く保護回路において同期条件を満た
しているか否かの処理を行なっている。すなわち、幾つ
か連続して正常なフレーム信号が入力された場合に各信
号は同期していると判定し（前方保護）、また、幾つか
連続して異常のフレーム信号が入力された場合に、各信
号は同期していないと判定している（後方保護）。
るフレーム一致回路と、前方保護および後方保護によっ
てフレーム信号の同期の一致を判断する保護回路から大
略構成されており、フレーム一致回路に伝送信号が入力
されると、予め定められたパターンによるフレーム信号
の検出を行ない、続く保護回路において同期条件を満た
しているか否かの処理を行なっている。すなわち、幾つ
か連続して正常なフレーム信号が入力された場合に各信
号は同期していると判定し（前方保護）、また、幾つか
連続して異常のフレーム信号が入力された場合に、各信
号は同期していないと判定している（後方保護）。
［発明が解決しようとする課題］ しかしながら、現在使用されている伝送信号は622Mbi
t/s、1.8GbiT/s、2.4Gbit/sと高速化が図られているた
め、前記保護回路を構成するには高速処理するための特
別な回路部品が必要であるとともに回路構成が複雑化す
るという問題があり、実際には現在、2.4Gbit/s用の保
護回路は存在しない。
t/s、1.8GbiT/s、2.4Gbit/sと高速化が図られているた
め、前記保護回路を構成するには高速処理するための特
別な回路部品が必要であるとともに回路構成が複雑化す
るという問題があり、実際には現在、2.4Gbit/s用の保
護回路は存在しない。
そこで、保護回路は低周波で動作可能な部品で構成
し、入力データのパルス幅を変えて周波数を低くし出力
するパルス幅ストレッチ回路を設け、この低周波数で保
護回路を動作させる方法が考えられる。
し、入力データのパルス幅を変えて周波数を低くし出力
するパルス幅ストレッチ回路を設け、この低周波数で保
護回路を動作させる方法が考えられる。
このパルス幅ストレッチ回路は、ある時定数を有する
モノマルチバイブレータ、ディレイとゲートのOR回路、
更に直列接続したシフトレジスタ等によって入力のパル
ス幅より大きいパルスを得ることができる。これによ
り、現在ある低周波数で動作可能な保護回路を用いるこ
とが考えられる。
モノマルチバイブレータ、ディレイとゲートのOR回路、
更に直列接続したシフトレジスタ等によって入力のパル
ス幅より大きいパルスを得ることができる。これによ
り、現在ある低周波数で動作可能な保護回路を用いるこ
とが考えられる。
しかしながら、上記構成では入力信号自体を低周波数
化出来るが保護回路の動作に必要な入力信号に対応した
クロックを得ることができない問題を生じる。また、上
記構成ではある定められた周波数のみに固定された構成
であるため、前述した各種ある伝送速度の伝送信号に対
応できない。
化出来るが保護回路の動作に必要な入力信号に対応した
クロックを得ることができない問題を生じる。また、上
記構成ではある定められた周波数のみに固定された構成
であるため、前述した各種ある伝送速度の伝送信号に対
応できない。
本発明は、上記事情に鑑みてなされたものであり、汎
用の部品を用いることができ、安価な回路構成の保護回
路を用いることができる高速フレーム同期回路を提供す
ることを目的としている。
用の部品を用いることができ、安価な回路構成の保護回
路を用いることができる高速フレーム同期回路を提供す
ることを目的としている。
［課題を解決するための手段］ 上記目的を達成するため、本発明の高速フレーム同期
回路は、入力されるクロック（CLOCK）を受けて分周比
Ｎで分周し、分周された全位相の信号を出力する分周回
路（15）と、 入力されるNRZ信号からなるデータを受けて、前記分
周回路からの全位相信号で前記データを検出して検出信
号を出力するパルス検出回路（20）と、 前記全位相信号を受けて、前記パルス検出回路からの
検出信号によって、該全位相信号のうちのいずれかを選
択して出力する選択回路（25）と、 データ端子（Ｄ）とクロック端子（Ｃ）を有し、前記
データをデータ端子に受け、前記選択回路の出力を前記
クロック端子に受けて、前記データを前記分周比Ｎに応
じた幅に拡充して出力するＤ型フリップフロップ（10）
と、 を備え、 前記Ｄ型フリップフロップが出力するデータについて
前記選択回路が出力する分周出力信号を新たなクロック
としてフレーム同期をとることを特徴としている。
回路は、入力されるクロック（CLOCK）を受けて分周比
Ｎで分周し、分周された全位相の信号を出力する分周回
路（15）と、 入力されるNRZ信号からなるデータを受けて、前記分
周回路からの全位相信号で前記データを検出して検出信
号を出力するパルス検出回路（20）と、 前記全位相信号を受けて、前記パルス検出回路からの
検出信号によって、該全位相信号のうちのいずれかを選
択して出力する選択回路（25）と、 データ端子（Ｄ）とクロック端子（Ｃ）を有し、前記
データをデータ端子に受け、前記選択回路の出力を前記
クロック端子に受けて、前記データを前記分周比Ｎに応
じた幅に拡充して出力するＤ型フリップフロップ（10）
と、 を備え、 前記Ｄ型フリップフロップが出力するデータについて
前記選択回路が出力する分周出力信号を新たなクロック
としてフレーム同期をとることを特徴としている。
ここで全位相信号とは、分周回路で分周された信号に
ついての全ての位相をカバーする信号であって、例えば
分周比が２であれば1/2分周された信号とその信号の位
相を反転した信号の２つで全位相信号が構成できる。し
たがって、Ｎ分周すればＮ個の位相の異なる信号で構成
される。
ついての全ての位相をカバーする信号であって、例えば
分周比が２であれば1/2分周された信号とその信号の位
相を反転した信号の２つで全位相信号が構成できる。し
たがって、Ｎ分周すればＮ個の位相の異なる信号で構成
される。
［作用］ クロックは分周回路において所定の分周比で分周され
て全位相出力され、パルス検出回路、および選択回路に
よりこの全位相出力された出力の何れかが分周出力とし
て出力される。また、クロックに同期した入力データ
は、分周されて全位相出力されたクロックに基づきＤ−
FFにより拡張されたパルス幅として出力される。
て全位相出力され、パルス検出回路、および選択回路に
よりこの全位相出力された出力の何れかが分周出力とし
て出力される。また、クロックに同期した入力データ
は、分周されて全位相出力されたクロックに基づきＤ−
FFにより拡張されたパルス幅として出力される。
［実施例］ 第２図に示すように高速フレーム同期回路１は、フレ
ーム一致回路２、パルス幅ストレッチ回路３、保護回路
４により構成されたものであり、入力データDATA（NR
Z）は、フレーム一致回路２によりフレーム一致信号が
検出された後、保護回路４によりフレームの一致判断が
なされる。
ーム一致回路２、パルス幅ストレッチ回路３、保護回路
４により構成されたものであり、入力データDATA（NR
Z）は、フレーム一致回路２によりフレーム一致信号が
検出された後、保護回路４によりフレームの一致判断が
なされる。
そして第１図は、本発明の高速フレーム同期回路の一
実施例を示す図である。
実施例を示す図である。
パルス幅ストレッチ回路３は、これらのフレーム一致
回路２、保護回路４間に設けられる。
回路２、保護回路４間に設けられる。
フレーム一致回路２から出力された後の入力データDA
TAは、同期回路５を構成するＤ−FF（Ｄ型フリップフロ
ップ）のデータ入力（Ｄ）端子に入力される。一方、前
記DATAと同時に供給されるCLOCKはクロック（Ｃ）端子
に入力される。また、同期回路５の出力端子Ｑは後段に
設けられるＤ−FF10のＤ端子に接続されている。
TAは、同期回路５を構成するＤ−FF（Ｄ型フリップフロ
ップ）のデータ入力（Ｄ）端子に入力される。一方、前
記DATAと同時に供給されるCLOCKはクロック（Ｃ）端子
に入力される。また、同期回路５の出力端子Ｑは後段に
設けられるＤ−FF10のＤ端子に接続されている。
このＤ−FF10のＣ端子は後述する選択回路25の出力端
子Ｑに接続されており、このＤ−FF10の出力端子（Ｑ）
は後段の保護回路４に分周後のデータSTRECHED DATAを
出力する。
子Ｑに接続されており、このＤ−FF10の出力端子（Ｑ）
は後段の保護回路４に分周後のデータSTRECHED DATAを
出力する。
また、15は分周回路であり前記CLOCKを所定値に逓降
（本実施例では1/2分周）した後、２つの出力端子15a,1
5bから全位相出力するものである。
（本実施例では1/2分周）した後、２つの出力端子15a,1
5bから全位相出力するものである。
一方、Ｄ−FF5のＱ端子より出力されるDATAは、パル
ス検出回路20を構成する２個のＤ−FF21,22のＤ端子に
入力される。Ｄ−FF21のＣ端子は、分周回路15の出力端
子15aに、またＤ−FF22のＣ端子は、分周回路15の反転
出力端子15bに夫々接続されている。そして、Ｄ−FF21
の出力端子Ｑは、RS-FF23のＳ端子に接続され、Ｄ−FF2
2の出力端子ＱはRS-FF23のＲ端子に接続される。RS-FF2
3の出力端子Ｑは、選択回路25のＳ端子に接続される。
また、選択用の入力端子25aには前記前記分周回路15の
出力端子15aが接続され、かつ入力端子25bには出力端子
15bが接続される。そして、選択回路25は、Ｓ端子のレ
ベル状態により前記分周回路15の全位相出力をいずれか
一方に切り替えて出力端子25cから前記Ｄ−FF10のＣ端
子に出力する。また、出力端子25cの出力は、前記保護
回路４動作用のクロック信号として端子30から出力され
る。
ス検出回路20を構成する２個のＤ−FF21,22のＤ端子に
入力される。Ｄ−FF21のＣ端子は、分周回路15の出力端
子15aに、またＤ−FF22のＣ端子は、分周回路15の反転
出力端子15bに夫々接続されている。そして、Ｄ−FF21
の出力端子Ｑは、RS-FF23のＳ端子に接続され、Ｄ−FF2
2の出力端子ＱはRS-FF23のＲ端子に接続される。RS-FF2
3の出力端子Ｑは、選択回路25のＳ端子に接続される。
また、選択用の入力端子25aには前記前記分周回路15の
出力端子15aが接続され、かつ入力端子25bには出力端子
15bが接続される。そして、選択回路25は、Ｓ端子のレ
ベル状態により前記分周回路15の全位相出力をいずれか
一方に切り替えて出力端子25cから前記Ｄ−FF10のＣ端
子に出力する。また、出力端子25cの出力は、前記保護
回路４動作用のクロック信号として端子30から出力され
る。
次に、上述の構成による動作を第３図（ａ）のタイミ
ングチャートを用いて説明する。
ングチャートを用いて説明する。
入力されるパルス幅T1のDATAは、同期回路５により同
時に入力されるCLOCKに同期した信号S1として出力され
る。
時に入力されるCLOCKに同期した信号S1として出力され
る。
一方、CLOCKは分周回路15により1/2分周された後、出
力端子15aから出力S2および、出力端子15bから反転出力
S3として出力される。
力端子15aから出力S2および、出力端子15bから反転出力
S3として出力される。
次に、パルス検出回路20のうちＤ−FF21は、前記信号
S1をS2の立ち上がりから１周期分保持して信号S4を出力
する。一方のＤ−FF22は信号S3の立ち上がり時には信号
S1がいずれも“L"状態であることから出力端子Ｑの信号
S5は“L"状態のままである。したがってRS-FF23は、信
号S4が“H"状態であることと、信号S5の“L"状態に基づ
き、“H"状態の信号を保持した信号S6出力する。
S1をS2の立ち上がりから１周期分保持して信号S4を出力
する。一方のＤ−FF22は信号S3の立ち上がり時には信号
S1がいずれも“L"状態であることから出力端子Ｑの信号
S5は“L"状態のままである。したがってRS-FF23は、信
号S4が“H"状態であることと、信号S5の“L"状態に基づ
き、“H"状態の信号を保持した信号S6出力する。
そして、選択回路25は信号S6により信号S4を選択して
信号S2を端子30および、Ｄ−FF10に供給する。
信号S2を端子30および、Ｄ−FF10に供給する。
Ｄ−FF10は、信号S1を信号S7の立ち上がりで１周期分
保持してSTRECHED DATAを出力する。これにより、Ｄ−F
F10は、入力されたDATAのパルス幅T1を1/2分周し拡張さ
れたパルス幅T2としたSTRECHED DATAを出力することに
なる。なお、Ｄ−FF10によるSTRECHED DATAの出力は時
間t1において立ち上がった信号S1を基にして時間t2部分
から開始される構成である。
保持してSTRECHED DATAを出力する。これにより、Ｄ−F
F10は、入力されたDATAのパルス幅T1を1/2分周し拡張さ
れたパルス幅T2としたSTRECHED DATAを出力することに
なる。なお、Ｄ−FF10によるSTRECHED DATAの出力は時
間t1において立ち上がった信号S1を基にして時間t2部分
から開始される構成である。
このように、入力されたDATAは、２倍に拡張されたST
RECHED DATAとして保護回路４に供給される。同時に端
子30からは前記CLOCKを1/2分周した信号が出力されるた
め、後段の保護回路４は入力されるDATAの伝送速度の1/
2の周波数で動作する回路構成のものを用いることがで
きる。
RECHED DATAとして保護回路４に供給される。同時に端
子30からは前記CLOCKを1/2分周した信号が出力されるた
め、後段の保護回路４は入力されるDATAの伝送速度の1/
2の周波数で動作する回路構成のものを用いることがで
きる。
また、第３図（ｂ）は、同図（ａ）における分周回路
15の出力が出力端子15a,15bで反転して出力されてい
る。分周回路15は電源投入時に２つの出力端子の出力状
態が反転した状態となることがある。この時には、信号
S2,S3が同図（ａ）に示す状態から反転するが、パルス
検出回路20ではＤ−FF22側でDATAを検出した信号S5に基
づきRS-FF23が“L"信号を出力する。これにより、選択
回路25は、同図（ａ）に比べて分周回路15の出力端子15
b側の信号S3側を選択してＤ−FF10に出力するため、電
源投入の状態に関わらず同図（ａ）と同様に動作する。
15の出力が出力端子15a,15bで反転して出力されてい
る。分周回路15は電源投入時に２つの出力端子の出力状
態が反転した状態となることがある。この時には、信号
S2,S3が同図（ａ）に示す状態から反転するが、パルス
検出回路20ではＤ−FF22側でDATAを検出した信号S5に基
づきRS-FF23が“L"信号を出力する。これにより、選択
回路25は、同図（ａ）に比べて分周回路15の出力端子15
b側の信号S3側を選択してＤ−FF10に出力するため、電
源投入の状態に関わらず同図（ａ）と同様に動作する。
次に、第４図に示すのは、本発明におけるパルス幅ス
トレッチ回路３部分の他の実施例であり、第１図と同一
の構成部には同一符号を付して説明を省略する。
トレッチ回路３部分の他の実施例であり、第１図と同一
の構成部には同一符号を付して説明を省略する。
本実施例では、同期回路５およびＤ−FF10間に遅延回
路40を挿入したもので、遅延回路40は、直列接続した２
個のＤ−FF41,42により構成され、前記信号S1、および
前記CLOCKを入力とし、信号S1のパルス幅T1を２倍分遅
延させて信号S1′としてＤ−FF10に供給する。これによ
り、第５図に示すごとく最初に入力されるDATAの同期後
の信号S1（発生時間t1′）に応じたSTRECHED DATAを前
記実施例と同一の時間t2部分で出力することができる。
これにより、第１図に示す実施例で検出せず落としてい
た最初のDATAから分周動作させることができる。
路40を挿入したもので、遅延回路40は、直列接続した２
個のＤ−FF41,42により構成され、前記信号S1、および
前記CLOCKを入力とし、信号S1のパルス幅T1を２倍分遅
延させて信号S1′としてＤ−FF10に供給する。これによ
り、第５図に示すごとく最初に入力されるDATAの同期後
の信号S1（発生時間t1′）に応じたSTRECHED DATAを前
記実施例と同一の時間t2部分で出力することができる。
これにより、第１図に示す実施例で検出せず落としてい
た最初のDATAから分周動作させることができる。
以上説明した実施例はいずれも入力されるDATAを1/2
分周する構成としたが、分周比は任意に設定することが
でき、この場合、分周回路15のみ任意の分周比の回路を
設ければよく、例えば1/2分周回路を２個直列で1/4分周
にでき、この選定のみで各種伝送速度のDATA入力に対応
することができる。
分周する構成としたが、分周比は任意に設定することが
でき、この場合、分周回路15のみ任意の分周比の回路を
設ければよく、例えば1/2分周回路を２個直列で1/4分周
にでき、この選定のみで各種伝送速度のDATA入力に対応
することができる。
データDATA入力はＭ×Ｎビット以上毎に入力される必
要がある。
要がある。
ここに、N:分周比の逆数 M:1以上の整数 ［発明の効果］ 以上説明したように本発明の高速フレーム同期回路に
よれば、入力されるクロックを受けて分周比で分周し、
分周された全位相の信号を出力する分周回路と、入力さ
れるNRZ信号からなるデータを受けて、前記分周回路か
らの全位相信号で前記データを検出して検出信号を出力
するパルス検出回路と、前記全位相信号を受けて、前記
パルス検出回路からの検出信号によって、該全位相信号
のうちのいずれかを選択して出力する選択回路と、デー
タ端子とクロック端子を有し、前記データをデータ端子
に受け、前記選択回路の出力を前記クロック端子に受け
て、前記データを前記分周比Ｎに応じた幅に拡充して出
力するＤ型フリップフロップとを備え、前記Ｄ型フリッ
プフロップが出力するデータについて前記選択回路が出
力する分周出力信号を新たなクロックとしてフレーム同
期をとる構成であるため、入力されるデータ、クロック
の伝送速度に比して低周波数で動作する安価な回路構成
の保護回路を用いることができるようになり、装置全体
を低コスト化できる効果を有する。
よれば、入力されるクロックを受けて分周比で分周し、
分周された全位相の信号を出力する分周回路と、入力さ
れるNRZ信号からなるデータを受けて、前記分周回路か
らの全位相信号で前記データを検出して検出信号を出力
するパルス検出回路と、前記全位相信号を受けて、前記
パルス検出回路からの検出信号によって、該全位相信号
のうちのいずれかを選択して出力する選択回路と、デー
タ端子とクロック端子を有し、前記データをデータ端子
に受け、前記選択回路の出力を前記クロック端子に受け
て、前記データを前記分周比Ｎに応じた幅に拡充して出
力するＤ型フリップフロップとを備え、前記Ｄ型フリッ
プフロップが出力するデータについて前記選択回路が出
力する分周出力信号を新たなクロックとしてフレーム同
期をとる構成であるため、入力されるデータ、クロック
の伝送速度に比して低周波数で動作する安価な回路構成
の保護回路を用いることができるようになり、装置全体
を低コスト化できる効果を有する。
第１図は、本発明の高速フレーム同期回路の要部を示す
回路図、第２図は、同高速フレーム同期回路野構成図、
第３図（ａ），（ｂ）は、各々同回路の動作を示すタイ
ミングチャート、第４図は、本発明の他の実施例を示す
回路図、第５図は、同タイミングチャートである。 １……高速フレーム同期回路、２……フレーム一致回
路、３……パルス幅ストレッチ回路、４……保護回路、
10……Ｄ−FF、15……分周回路、20……パルス検出回
路、25……選択回路、30……端子。
回路図、第２図は、同高速フレーム同期回路野構成図、
第３図（ａ），（ｂ）は、各々同回路の動作を示すタイ
ミングチャート、第４図は、本発明の他の実施例を示す
回路図、第５図は、同タイミングチャートである。 １……高速フレーム同期回路、２……フレーム一致回
路、３……パルス幅ストレッチ回路、４……保護回路、
10……Ｄ−FF、15……分周回路、20……パルス検出回
路、25……選択回路、30……端子。
Claims (1)
- 【請求項１】入力されるクロック（CLOCK）を受けて分
周比Ｎで分周し、分周された全位相の信号を出力する分
周回路（15）と、 入力されるNRZ信号からなるデータを受けて、前記分周
回路からの全位相信号で前記データを検出して検出信号
を出力するパルス検出回路（20）と、 前記全位相信号を受けて、前記パルス検出回路からの検
出信号によって、該全位相信号のうちのいずれかを選択
して出力する選択回路（25）と、 データ端子（Ｄ）とクロック端子（Ｃ）を有し、前記デ
ータをデータ端子に受け、前記選択回路の出力を前記ク
ロック端子に受けて、前記データを前記分周比Ｎに応じ
た幅に拡充して出力するＤ型フリップフロップ（10）
と、 を備え、 前記Ｄ型フリップフロップが出力するデータについて前
記選択回路が出力する分周出力信号を新たなクロックと
してフレーム同期をとることを特徴とする高速フレーム
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101745A JP2669689B2 (ja) | 1989-04-24 | 1989-04-24 | 高速フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101745A JP2669689B2 (ja) | 1989-04-24 | 1989-04-24 | 高速フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281837A JPH02281837A (ja) | 1990-11-19 |
| JP2669689B2 true JP2669689B2 (ja) | 1997-10-29 |
Family
ID=14308784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1101745A Expired - Lifetime JP2669689B2 (ja) | 1989-04-24 | 1989-04-24 | 高速フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669689B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
| JPS6256041A (ja) * | 1985-09-04 | 1987-03-11 | Nec Corp | クロツク整合回路 |
| JPH01296734A (ja) * | 1988-05-24 | 1989-11-30 | Nec Corp | クロック、データ信号の位相同期回路 |
-
1989
- 1989-04-24 JP JP1101745A patent/JP2669689B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02281837A (ja) | 1990-11-19 |
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