CN114138053B - 一种波特率生成器 - Google Patents
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Abstract
本发明公开一种波特率生成器，属于集成电路领域，包括波特率寄存器、过采样寄存器、12位波特率整数分频计数器、4位过采样计数器、小数位平衡控制器、和比特位时钟生成逻辑。所述波特率寄存器载入系统所设置的整数分频值和小数分频值；所述过采样寄存器选择一个比特位的采样次数；所述12位波特率整数计数器是由固定频率的工作时钟驱动，用于产生16或8倍波特频率的时钟信号；所述4位过采样计数器根据过采样的配置对每一位比特位进行采样计数；所述小数位平衡控制器产生12位波特率整数分频计数器的初始值；所述比特位时钟生成逻辑用于产生与波特率同频的比特位采样时钟。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种波特率生成器。
背景技术
UART(Universal Asynchronous Receiver/Transmitter，通用异步收发器)提供了一种灵活的方法与使用工业标准NRZ异步串行数据格式的外部设备之间进行全双工数据交换。UART利用波特率发生器提供范围非常宽的波特率选择。当两个UART模块进行通信时，只有两方波特率相近，才能进行有效的通信。由于两方的使用工作时钟频率并非同源，因此配置相同波特率时，所发送的串口信号，另一方并不能有效的识别所接收到的数据。对所有串口信号采样时，采样需要尽量选取比特位中间的位置才能在连续传输时不会到接收逐渐失真的数据。例如在16倍过采样时，针对第7位、第8位和第9位采样所得的值作为该比特位的值；而在8倍过采样时，选择的采样位则是第2位、第3位和第4位采样位。
当工作时钟频率不为所需波特频率的整数倍时，波特频率发生器需要结合整数分频和分数分频的方式，否则波特频率发生器依据工作时钟得到的波特频率精度不高。目前市场上的波特频率发生器为提高波特率精度并使波特率分频时钟分布均匀，通过使用纯分数分频法生成了波特率分频信号。该方法虽然将波特率的精度大幅度提高，但是所占用的逻辑单元也更多。
针对以上技术方案所存在的缺陷，单个比特位内的波特率时钟对称分布，并且在接收时采样的位置尽量靠近比特位中间，以提高接收的容差。同时，由于每一个小数分频值有着对应的波特率分频时钟的布局，所使用的逻辑单元也更少。
因此，本发明的目的在于开发一种波特率发生器，以最少的硬件资源，较高的波特率精度和灵活性使波特率可以满足通信要求。
发明内容
本发明的目的在于提供一种波特率生成器，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种波特率生成器，包括波特率寄存器、过采样寄存器、12位波特率整数分频计数器、4位过采样计数器、小数位平衡控制器、和比特位时钟生成逻辑；其中，
所述波特率寄存器载入系统所设置的整数分频值和小数分频值；
所述过采样寄存器选择一个比特位的采样次数；
所述12位波特率整数计数器是由固定频率的工作时钟驱动，用于产生16或8倍波特频率的时钟信号；
所述4位过采样计数器根据过采样的配置对每一位比特位进行采样计数；
所述小数位平衡控制器产生12位波特率整数分频计数器的初始值；
所述比特位时钟生成逻辑用于产生与波特率同频的比特位采样时钟。
可选的，所述波特率寄存器根据单个比特位的采样次数进行配置：
当过采样次数为16，小数分频值由低4位寄存器BRR[3:0]构成，整数分频值由寄存器BRR[15:4]的高11位构成；
当过采样次数为8，小数分频值由低3位寄存器BRR[2:0]构成，第4位保持为零，整数分频值由高11位寄存器BRR[15:4]构成。
可选的，所述过采样寄存器由1位寄存器构成，配置为0时，所述过采样寄存器选择单个比特位的采样次数为16，配置为1时，所述过采样寄存器选择单个比特位的采样次数为8。
可选的，所述12位波特率整数分频计数器输出时钟信号sclk，所述时钟信号sclk的波特频率与过采样次数一样倍数。
可选的，所述12位波特率整数分频计数器的输入信号根据输入选择信号进行选择：当输入选择信号为高时，选择由所述小数位平衡控制器产生的12位整数分频值作为输入，否则选择所述波特率寄存器的整数分频值作为输入。
可选的，所述输入选择信号由所述小数分频值经过组合后产生，所述小数分频值为0时，所述输入选择信号为高，反之所述输入选择信号为低。
可选的，所述4位过采样计数器的输入根据所述过采样寄存器配置载入15或者7作为初始值自由向下计数，并且由所述12位波特率整数分频计数器生成的时钟所驱动。
可选的，所述比特位时钟生成逻辑的输出与所述4位过采样计数器有关，所述4位过采样计数器计到0时，与所述12位波特率整数分频计数器输出的时钟信号sclk组合产生比特位采样时钟bit_clk。
可选的，所述小数位平衡控制器向所述12位波特率整数分频计数器输入12位整数分频值，该12位整数分频值由所述小数位平衡控制器决定，是所述BRR[15:4]还是所述BRR[15:4]加1后的值。
可选的，所述小数位平衡控制器通过如下方法决定12位整数分频值是所述BRR[15:4]还是所述BRR[15:4]加1后的值：
根据所述过采样寄存器配置，将小数分频值平摊到16或者8个采样间距的布局方式；
所有能够被分摊的采样位必须落在规定的两块区间内：第一区域和第二区域；
当过采样次数为16，第一区域的范围从第1位至第4位和第二区域的范围从第11位至第14采样位；
当过采样次数为8，第一区域范围从第1位至第3位和第二区域的范围从第4位至第6位；
所述小数分频值为偶数时，分摊从第二区域的最大采样位开始，紧接着是第一区域的最小采样位，接下来从第二区域的未被分摊的最大采样位，如此循环往复得依次向中间对称分布；
所述小数分频值为奇数时，先将所述小数分频值加1，然后将所得的值按照偶数的方式排布，最后一个分摊的采样位缺省；
所述小数分频值小于过采样次数的中位数时，被分摊的采样位的整数分频值为BRR[15:4]加1后的值，其他采样位为BRR[15:4]；
所述小数分频值大于或等于过采样次数的中位数时，被分摊的采样位的整数分频值为BRR[15:4]，其他采样位为BRR[15:4]加1的值。
附图说明
图1是本发明提供的波特率发生器的结构示意图；
图2是本发明提供的小数位平衡控制器决定12位整数分频值的方法示意图；
图3是本发明提供的小数位平衡控制器决定12位整数分频值的方法示意图；
图4是本发明提供的比特位采样时钟生成流程图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种波特率生成器作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种波特率生成器，其结构如图1所示，包括波特率寄存器、过采样寄存器、12位波特率整数分频计数器、4位过采样计数器、小数位平衡控制器、和比特位时钟生成逻辑。所述波特率寄存器载入系统所设置的整数分频值和小数分频值；所述过采样寄存器选择一个比特位的采样次数；所述12位波特率整数计数器是由固定频率的工作时钟驱动，用于产生16或8倍波特频率的时钟信号；所述4位过采样计数器根据过采样的配置对每一位比特位进行采样计数；所述小数位平衡控制器产生12位波特率整数分频计数器的初始值；所述比特位时钟生成逻辑用于产生与波特率同频的比特位采样时钟。
所述波特率寄存器根据单个比特位的采样次数进行配置：当过采样次数为16，小数分频值由低4位寄存器BRR[3:0]构成，整数分频值由寄存器BRR[15:4]的高11位构成；当过采样次数为8，小数分频值由低3位寄存器BRR[2:0]构成，第4位保持为零，整数分频值由高11位寄存器BRR[15:4]构成。
所述过采样寄存器由1位寄存器构成，配置为0时，所述过采样寄存器选择单个比特位的采样次数为16，配置为1时，所述过采样寄存器选择单个比特位的采样次数为8。所述12位波特率整数分频计数器输出时钟信号sclk，所述时钟信号sclk的波特频率与过采样次数一样倍数。所述12位波特率整数分频计数器的输入信号根据输入选择信号进行选择：当输入选择信号为高时，选择由所述小数位平衡控制器产生的12位整数分频值作为输入，否则选择所述波特率寄存器的整数分频值作为输入。
所述输入选择信号由所述小数分频值经过组合后产生，所述小数分频值为0时，所述输入选择信号为高，反之所述输入选择信号为低。所述4位过采样计数器的输入根据所述过采样寄存器配置载入15或者7作为初始值自由向下计数，并且由所述12位波特率整数分频计数器生成的时钟所驱动。所述比特位时钟生成逻辑的输出与所述4位过采样计数器有关，所述4位过采样计数器计到0时，与所述12位波特率整数分频计数器输出的时钟信号sclk组合产生比特位采样时钟bit_clk。
所述小数位平衡控制器向所述12位波特率整数分频计数器输入12位整数分频值，该12位整数分频值由所述小数位平衡控制器决定，是所述BRR[15:4]还是所述BRR[15:4]加1后的值。如图2和图3所示，所述小数位平衡控制器通过如下方法决定12位整数分频值是所述BRR[15:4]还是所述BRR[15:4]加1后的值：
根据所述过采样寄存器配置，将小数分频值平摊到16或者8个采样间距的布局方式；
所有能够被分摊的采样位必须落在规定的两块区间内：第一区域和第二区域；
当过采样次数为16，第一区域的范围从第1位至第4位和第二区域的范围从第11位至第14采样位；
当过采样次数为8，第一区域范围从第1位至第3位和第二区域的范围从第4位至第6位；
所述小数分频值为偶数时，分摊从第二区域的最大采样位开始，紧接着是第一区域的最小采样位，接下来从第二区域的未被分摊的最大采样位，如此循环往复得依次向中间对称分布；
所述小数分频值为奇数时，先将所述小数分频值加1，然后将所得的值按照偶数的方式排布，最后一个分摊的采样位缺省；
所述小数分频值小于过采样次数的中位数时，被分摊的采样位的整数分频值为BRR[15:4]加1后的值，其他采样位为BRR[15:4]；
所述小数分频值大于或等于过采样次数的中位数时，被分摊的采样位的整数分频值为BRR[15:4]，其他采样位为BRR[15:4]加1的值。
本发明提供比特位采样时钟生成的流程图，如图4所示，包括步骤如下：
步骤1：获取波特率寄存器配置和过采样寄存器；
步骤2：将所述波特率寄存器的值写入小数分频值缓存区和整数分频值缓存区中，例如当过采样次数为16，小数分频值为低4位寄存器的值；当过采样次数为8，小数分频值为低3位寄存器的值且第4位保持为零，整数分频值为高11位寄存器的值；
步骤3：判断小数分频值是否为0，如果确实为0，直接向所述12位波特率整数分频计数器载入缓存区中的整数分频值；如果小数分频值不为0，由所述小数位平衡控制器向所述12位波特率整数分频计数器输入12位整数分频值，该12位整数分频值为BRR[15:4]，还是所述BRR[15:4]加1后的值是由如图2所示的内部算法所决定；
步骤4：所述12位波特率整数分频计数器在载入整数分频值(缓存区中的整数分频值或12位整数分频值)后开始自由向下计数，递减至1后根据步骤3重新载入新的整数分频值(缓存区中的整数分频值或12位整数分频值)，并且每次计数值为1时产生时钟信号sclk；
步骤5：所述4位过采样计数器根据所述过采样寄存器配置载入15或者7作为初始值，在时钟信号sclk作为时钟驱动下开始自由向下计数；所述4位过采样计数器计到0时产生的脉冲信号作为比特位采样时钟bit_clk。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (6)
1.一种波特率生成器，其特征在于，包括波特率寄存器、过采样寄存器、12位波特率整数分频计数器、4位过采样计数器、小数位平衡控制器、和比特位时钟生成逻辑；其中，
所述波特率寄存器载入系统所设置的整数分频值和小数分频值；
所述过采样寄存器选择一个比特位的采样次数；
所述12位波特率整数分频计数器是由固定频率的工作时钟驱动，用于产生16或8倍波特频率的时钟信号；
所述4位过采样计数器根据过采样的配置对每一位比特位进行采样计数；
所述小数位平衡控制器产生12位波特率整数分频计数器的初始值；
所述比特位时钟生成逻辑用于产生与波特率同频的比特位采样时钟；
所述4位过采样计数器的输入根据所述过采样寄存器配置载入15或者7作为初始值自由向下计数，并且由所述12位波特率整数分频计数器生成的时钟所驱动；
所述比特位时钟生成逻辑的输出与所述4位过采样计数器有关，所述4位过采样计数器计到0时，与所述12位波特率整数分频计数器输出的时钟信号sclk组合产生比特位采样时钟bit_clk；
所述小数位平衡控制器向所述12位波特率整数分频计数器输入12位整数分频值，该12位整数分频值由所述小数位平衡控制器决定，是BRR[15:4]还是所述BRR[15:4]加1后的值；
所述小数位平衡控制器通过如下方法决定12位整数分频值是所述BRR[15:4]还是所述BRR[15:4]加1后的值：
根据所述过采样寄存器配置，将小数分频值平摊到16或者8个采样间距的布局方式；
所有能够被分摊的采样位必须落在规定的两块区间内：第一区域和第二区域；
当过采样次数为16，第一区域的范围从第1位至第4位和第二区域的范围从第11位至第14采样位；
当过采样次数为8，第一区域范围从第1位至第3位和第二区域的范围从第4位至第6位；
所述小数分频值为偶数时，分摊从第二区域的最大采样位开始，紧接着是第一区域的最小采样位，接下来从第二区域的未被分摊的最大采样位，如此循环往复得依次向中间对称分布；
所述小数分频值为奇数时，先将所述小数分频值加1，然后将所得的值按照偶数的方式排布，最后一个分摊的采样位缺省；
所述小数分频值小于过采样次数的中位数时，被分摊的采样位的整数分频值为BRR[15:4]加1后的值，其他采样位为BRR[15:4]；
所述小数分频值大于或等于过采样次数的中位数时，被分摊的采样位的整数分频值为BRR[15:4]，其他采样位为BRR[15:4]加1的值。
2.如权利要求1所述的波特率生成器，其特征在于，所述波特率寄存器根据单个比特位的采样次数进行配置：
当过采样次数为16，小数分频值由低4位寄存器BRR[3:0]构成，整数分频值由寄存器BRR[15:4]的高11位构成；
当过采样次数为8，小数分频值由低3位寄存器BRR[2:0]构成，第4位保持为零，整数分频值由高11位寄存器BRR[15:4]构成。
3.如权利要求1所述的波特率生成器，其特征在于，所述过采样寄存器由1位寄存器构成，配置为0时，所述过采样寄存器选择单个比特位的采样次数为16，配置为1时，所述过采样寄存器选择单个比特位的采样次数为8。
4.如权利要求1所述的波特率生成器，其特征在于，所述12位波特率整数分频计数器输出时钟信号sclk，所述时钟信号sclk的波特频率与过采样次数一样倍数。
5.如权利要求1所述的波特率生成器，其特征在于，所述12位波特率整数分频计数器的输入信号根据输入选择信号进行选择：当输入选择信号为高时，选择由所述小数位平衡控制器产生的12位整数分频值作为输入，否则选择所述波特率寄存器的整数分频值作为输入。
6.如权利要求5所述的波特率生成器，其特征在于，所述输入选择信号由所述小数分频值经过组合后产生，所述小数分频值为0时，所述输入选择信号为高，反之所述输入选择信号为低。
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Families Citing this family (1)
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|---|---|---|---|---|
| CN116501679B (zh) * | 2023-06-21 | 2023-11-21 | 北京智芯微电子科技有限公司 | 面向高速串行总线通信的自适应波特率生成方法及芯片 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287296A (en) * | 1992-04-22 | 1994-02-15 | At&T Bell Laboratories | Clock generators having programmable fractional frequency division |
| US6392455B1 (en) * | 2001-03-30 | 2002-05-21 | Koninklijke Philips Electronics N.V. | Baud rate generator with fractional divider |
| CN102324927A (zh) * | 2011-05-04 | 2012-01-18 | 中颖电子股份有限公司 | 波特率发生器 |
| CN104954015A (zh) * | 2014-03-26 | 2015-09-30 | 拉碧斯半导体株式会社 | 时钟生成方法以及半导体装置 |
| CN110688338A (zh) * | 2019-09-12 | 2020-01-14 | 深圳市航顺芯片技术研发有限公司 | 一种波特率生成方法、终端及存储介质 |
| TWI746411B (zh) * | 2021-05-24 | 2021-11-11 | 穩脈科技股份有限公司 | 時脈產生電路及其補償電路 |
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2021
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287296A (en) * | 1992-04-22 | 1994-02-15 | At&T Bell Laboratories | Clock generators having programmable fractional frequency division |
| US6392455B1 (en) * | 2001-03-30 | 2002-05-21 | Koninklijke Philips Electronics N.V. | Baud rate generator with fractional divider |
| CN102324927A (zh) * | 2011-05-04 | 2012-01-18 | 中颖电子股份有限公司 | 波特率发生器 |
| CN104954015A (zh) * | 2014-03-26 | 2015-09-30 | 拉碧斯半导体株式会社 | 时钟生成方法以及半导体装置 |
| CN110688338A (zh) * | 2019-09-12 | 2020-01-14 | 深圳市航顺芯片技术研发有限公司 | 一种波特率生成方法、终端及存储介质 |
| TWI746411B (zh) * | 2021-05-24 | 2021-11-11 | 穩脈科技股份有限公司 | 時脈產生電路及其補償電路 |
Non-Patent Citations (2)
| Title |
|---|
| "∑-△调制小数分频锁相频率合成器的研究";王旭东;《中国优秀硕士学位论文全文数据库（电子期刊）》;20061215(第2006年12期);全文 * |
| 小数分频法;徐宏;;电子技术(第02期);全文 * |
Also Published As
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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