CN112162946A - 一种100Gbps伪随机图形发生装置 - Google Patents

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姜英男
胡亚平
张潇
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Abstract

本发明公开了一种100Gbps伪随机图形发生装置，在100Gbps高速以太网络通信中，伪随机图形起到了对以太网帧的填充和校验功能，本发明在一片FPGA的基础上，通过FPGA控制程序的烧写对并串转换模块和外围时钟电路进行时序控制，来实现一种高速的伪随机序列发生器。在332Mhz的系统时钟下，生成每个时钟周期最高达64字节的伪随机序列来满足在100Gbps网络通信中对以太网帧的填充和相关的误码检验功能，保证在100Cbps以太网络通信中，帧数据的正常和准确传输。

Description

一种100Gbps伪随机图形发生装置
技术领域
本发明涉及伪随机图形技术领域，尤其涉及的是一种100Gbps伪随机图形发生装置。
背景技术
PRBS伪随机编码是一种专门用于在高速设计中测试高速串行通道传输误码率的一种编码类型。PRBS伪随机码不仅具有随机序列的一些统计特性和高斯噪声所有的良好的自相关特性，而且具有某种确定的编码规则，同时又便于重复产生和处理，因而在通信领域应用广泛。生成本原表达式来生成一段随机码流，本原表达式可以用线性反馈移位寄存器来表示，移位寄存器的长度称为阶数n，常用的阶数有7、9、11、15、20、23、31，则序列的周期为2n-1该随机码流具有周期循环特性，PRBS编码的长度与他的阶数成指数式增长。现有技术中，利用ISE13.2/SP3，ISE(XST) /Synplify9.0pro环境综合实现通过，利用ISEsimulator(ISE自带的仿真工具)进行功能和时序仿真的高速伪随机系列发生设计。该设计利用了15阶的移位寄存器产生了一个PRBS15的m序列，周期为31，同过设计本源多项式F(x)＝x15+x+1来实现码型的生成，通过设置复位信号为低电平有效，和时钟信号以及控制信号和数据信号来实现高速伪随机图形的发生。现有技术中的伪随机图形发生方法，基于FPGA利用m序列的移位相加性和采样定理，设计的伪随机序列发生器其速率依赖于使用的移位寄存器个数，一旦硬件成功的时候，就无法再进行更改不够灵活，也有利用串并转换芯片来设计高速伪随机序列发生器的，但是他们仅实现了单通道的序列发生器。以往的千兆以太网中通信中，每个时钟信号内生成的用于检测误码的伪随机序列只需要生成8个字节，但是在100Gbps以太网络通信中每个时钟周期内需要产生最大可达64字节的伪随机序列，如何解决在一个时钟周期内生成多达64个字节的伪随机序列，是当前急需解决的问题。
发明内容
本发明提供一种100Gbps伪随机图形发生装置，解决了一个时钟周期内生成多达64个字节的伪随机序列的问题。
本发明的技术方案如下：一种100Gbps伪随机图形发生装置采用并行，通过FPGA芯片控制并串转换电路和时钟电路产生多通道高速伪随机序列发生装置，再由四个相同的通道构成硬件结构中包括：FPGA控制模块分别通过RS232通信模块的8位并行数据与并串转换模块连接，并串转换模块设置与差分转换模块相互通讯；高速时钟模块及电源模块还设置与FPGA 控制模块相连接；FPGA控制模块用于控制高速时钟模块生成高速CLK时钟，和控制串并转换模块实现并行数据到串行数据的转换，随即序列生成程序设计完成后存入FPGA中，采用的本源多项式是F(X)＝X8+X4+X3+X2+1 在FPGA内部结构单元来实现。
上述中，采用并行的低频周期信号高速的m序列，n个独立的低频周期信号在较低的速率fc下工作，将n个独立的低频输出的元素在同一时刻进行模2加，从而获得码元速率为n·fc高速m序列，n个低频周期信号的控制时钟必须相位依次相差2π/n，基于m序列的采样定理，即对周期为 p的m序列进行抽样，每隔s个样本抽样一次，获得另一个m序列，该m 序列式原序列的等价平移序列，其中r与周期p(p＝2r-1)互质，其中s＝2i (i＝0，1，2…,r-1)；由m序列的抽样定理获知n个低频周期信号结构相同，而初始状态不同才能生成等价平移序列；已知低频周期信号生成的m序列和细品信号结构，确定唯一生成的m序列对应的寄存器初始状态。
上述中，高速时钟采用FPGA中的数字时钟管理单元实现，数字时钟管理单元共由4部分组成，其中包括DLL模块、数字频率合成器DFS、数字移相器DPS和数字移相器能支持对其输出时钟进行相移粗调，和相位细调；使用FPGA中常用的流水线原理可以降低对模2加法器的速度要求；高速时钟模块产生CLK时钟的时钟脉冲，并串转换模块接收FPGA生成的并行伪随即序列同时，并串转换模块将接受到的CLK时钟进行8分频产生一个相对低速的时钟CLK/8传输给FPGA作为其内部逻辑的工作时钟；由并串转换模块将就收到的8位并行数据转换成串行高速的伪随机序列；通信模块通过与FPGA通信，在线修改伪随机序列和控制时钟电路产生不同频率的时钟信号，从而实现伪随机序列的频率，长度和值的可调性。
本发明采用一片FPGA，设计外围时钟电路和串并转换电路,实现多通道高速伪随机序列发生器，结构简单，灵活性可靠性高，切割通道间同步性较好。
附图说明
图1为本发明伪随机序列发生装置示意图。
图2为本发明高速序列产生原理。
具体实施方式
为了便于理解本发明，下面结合附图和具体实施例，对本发明进行更详细的说明。除非另有定义，本说明书所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本说明书中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是用于限制本发明。本说明书所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本发明的一个实施例是，高速为随机序列发生器采用FPGA作为主控器，FPGA需要考虑成本、功耗、性能等因素。本发明选择的是XILINX公司的XCVU095-2FFVA15171，它能支持时钟频率为332Mhz的系统时钟频率，满足100Gbp以太网络络通信的工作频率要求。并且该芯片有两个100G 以太网IP核，满座设计需求。采用并行，通过FPGA芯片控制并串转换电路和时钟电路产生多通道高速伪随机序列发生装置，在由四个相同的通道构成硬件结构中包括：FPGA控制模块分别通过RS232通信模块的8位并行数据与并串转换模块连接，并串转换模块设置与差分转换模块相互通讯；高速时钟模块及电源模块还设置与FPGA控制模块相连接。FPGA控制模块用于控制高速时钟模块生成高速CLK时钟，和控制串并转换模块实现并行数据到串行数据的转换，随即序列生成程序由VIVADO设计套件(XILINX 公司发布的集成设计环境)设计完成后存入FPGA中，本设计采用的本源多项式是F(X)＝X8+X4+X3+X2+1也可以用FPGA内部结构单元来实现。本设计采用并行的低频周期信号高速的m序列，n个独立的低频周期信号在较低的速率fc下工作，将n个独立的低频输出的元素在同一时刻进行模2加，从而获得码元速率为n·fc高速m序列，为了使用这种方法，这n个低频周期信号的控制时钟必须相位依次相差2π/n，该方法基于m序列的采样定理，即对周期为p的m序列进行抽样，每隔s个样本抽样一次，可以获得另一个m序列，该m序列式原序列的等价平移序列，其中r与周期p(p＝2r-1) 互质，其中s＝2i(i＝0，1，2…,r-1)，如图2。由m序列的抽样定理可知n 个低频周期信号结构相同，而初始状态不同才能生成等价平移序列。已知低频周期信号生成的m序列和细品信号结构，就可以确定唯一生成的m序列对应的寄存器初始状态。高速时钟采用FPGA中的数字时钟管理单元 (DCM)实现，DCM共由4部分组成，其中包括DLL模块、数字频率合成器DFS、数字移相器DPS和数字移相器能支持对其输出时钟进行相移粗调，和相位细调。使用FPGA中常用的流水线原理可以降低对模2加法器的速度要求。高速时钟模块产生CLK时钟的时钟脉冲，并串转换模块接收FPGA生成的并行伪随即序列同时，并串转换模块将接受到的CLK时钟进行8分频产生一个相对低速的时钟CLK/8传输给FPGA作为其内部逻辑的工作时钟。由并串转换模块将就收到的8位并行数据转换成串行高速的伪随机序列。通信模块通过与FPGA通信，可以在线修改伪随机序列和控制时钟电路产生不同频率的时钟信号，从而实现伪随机序列的频率，长度和值的可调性。
本发明采用一片FPGA，设计外围时钟电路和串并转换电路,实现多通道高速伪随机序列发生器，结构简单，灵活性可靠性高，切割通道间同步性较好。
需要说明的是，上述各技术特征继续相互组合，形成未在上面列举的各种实施例，均视为本发明说明书记载的范围；并且，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (3)

1.一种100Gbps伪随机图形发生装置，其特征在于，采用并行，通过FPGA芯片控制并串转换电路和时钟电路产生多通道高速伪随机序列发生装置，再由四个相同的通道构成硬件结构中包括：FPGA控制模块分别通过RS232通信模块的8位并行数据与并串转换模块连接，并串转换模块设置与差分转换模块相互通讯；高速时钟模块及电源模块还设置与FPGA控制模块相连接；FPGA控制模块用于控制高速时钟模块生成高速CLK时钟，和控制串并转换模块实现并行数据到串行数据的转换，随即序列生成程序设计完成后存入FPGA中，采用的本源多项式是F(X)＝X8+X4+X3+X2+1在FPGA内部结构单元来实现。
2.如权利要求1所述的100Gbps伪随机图形发生装置，其特征在于，采用并行的低频周期信号高速的m序列，n个独立的低频周期信号在较低的速率fc下工作，将n个独立的低频输出的元素在同一时刻进行模2加，从而获得码元速率为n·fc高速m序列，n个低频周期信号的控制时钟必须相位依次相差2π/n，基于m序列的采样定理，即对周期为p的m序列进行抽样，每隔s个样本抽样一次，获得另一个m序列，该m序列式原序列的等价平移序列，其中r与周期p(p＝2r-1)互质，其中s＝2i(i＝0，1，2…,r-1)；由m序列的抽样定理获知n个低频周期信号结构相同，而初始状态不同才能生成等价平移序列；已知低频周期信号生成的m序列和细品信号结构，确定唯一生成的m序列对应的寄存器初始状态。
3.如权利要求2所述的100Gbps伪随机图形发生装置，其特征在于，高速时钟采用FPGA中的数字时钟管理单元实现，数字时钟管理单元共由4部分组成，其中包括DLL模块、数字频率合成器DFS、数字移相器DPS和数字移相器能支持对其输出时钟进行相移粗调，和相位细调；使用FPGA中常用的流水线原理可以降低对模2加法器的速度要求；高速时钟模块产生CLK时钟的时钟脉冲，并串转换模块接收FPGA生成的并行伪随即序列同时，并串转换模块将接受到的CLK时钟进行8分频产生一个相对低速的时钟CLK/8传输给FPGA作为其内部逻辑的工作时钟；由并串转换模块将就收到的8位并行数据转换成串行高速的伪随机序列；通信模块通过与FPGA通信，在线修改伪随机序列和控制时钟电路产生不同频率的时钟信号，从而实现伪随机序列的频率，长度和值的可调性。
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