WO2023245727A1 - 随机数据生成电路及读写训练电路 - Google Patents

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WO2023245727A1
WO2023245727A1 PCT/CN2022/103573 CN2022103573W WO2023245727A1 WO 2023245727 A1 WO2023245727 A1 WO 2023245727A1 CN 2022103573 W CN2022103573 W CN 2022103573W WO 2023245727 A1 WO2023245727 A1 WO 2023245727A1
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data
flip
flop
dff
input terminal
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PCT/CN2022/103573
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English (en)
French (fr)
Inventor
程彪
陆天辰
Original Assignee
长鑫存储技术有限公司
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Definitions

  • Embodiments of the present application relate to the field of semiconductor technology, and in particular, to a random data generation circuit and a reading and writing training circuit.
  • the data storage circuit is used to store data and provide data reading and writing functions to external devices. In order to ensure normal data reading and writing functions, the data processing circuit needs to be read and written through the clock signal CLK1 and training data.
  • the data processing circuit can be an internal memory, such as DDR (double data rate SDRAM), SDRAM (synchronous dynamic random access memory, synchronous dynamic random access memory).
  • training data can be generated through LFSR (linear feedback shift register) to perform read and write training on the internal memory.
  • the LFSR circuit includes multiple DFFs (D type flip-flop, D-type flip-flops). Each DFF is connected to the clock signal CLK2, so that every time CLK2 switches, the output data of one of the flip-flops is output as the generated data.
  • Embodiments of the present disclosure provide a random data generation circuit and a reading and writing training circuit to increase the speed of data generation.
  • a random data generation circuit including:
  • the first shift register and the second shift register are used to receive the same clock signal
  • the first shift register includes n output terminals Q1 to Qn, the second shift register includes n output terminals Qn+1 to Q2n, each of the output terminals is within one clock cycle of the clock signal.
  • a parallel-to-serial circuit coupled to the output terminal of the first shift register and the output terminal of the second shift register, for converting parallel data output by the output terminals Q1 to Q2n within one clock cycle. into serial data output;
  • the initial value of the first shift register and the initial value of the second shift register are different.
  • the first shift register and the second shift register are the same.
  • the first shift register and the second shift register each include m flip-flops and m data processing circuits, and the data input end of each flip-flop is connected to one of the data processing circuits.
  • the output end of the circuit, the trigger input end of each flip-flop is used to receive the clock signal, and the data processing circuit is used to logically process the output data of at least one of the flip-flops, wherein the first The output terminals of the n flip-flops in the shift register are respectively used as the n output terminals of the first shift register, and the output terminals of the n flip-flops in the second shift register are respectively used as the n output terminals of the first shift register.
  • n output terminals of the second shift register m is a positive integer greater than or equal to n
  • the initial value of the first shift register includes the data of the flip-flop in the first shift register
  • the initial value of the input terminal, the initial value of the second shift register includes the initial value of the data input terminal of the flip-flop in the second shift register.
  • the m is 8 and the n is 4.
  • the eight flip-flops of the first shift register are sequentially denoted as the 1st flip-flop to the eighth flip-flop, and the eight data processing circuits of the first shift register are sequentially denoted as the 1st flip-flop to the 8th flip-flop.
  • 1 data processing circuit to the 8th data processing circuit the output terminals of the first flip-flop to the fourth flip-flop are the output terminals Q1 to Q4 in sequence;
  • the eight flip-flops of the second shift register are denoted as the 9th flip-flop to the 16th flip-flop in sequence, and the eight data processing circuits of the second shift register are denoted as the 9th data processing circuit in sequence.
  • the output terminals of the ninth flip-flop to the twelfth flip-flop are the output terminals Q5 to Q8 in sequence.
  • the first data processing circuit has three input terminals, which are respectively connected to the output terminals of the third flip-flop to the fifth flip-flop, and are used for differentiating the input data received by the three input terminals. or processing;
  • the ninth data processing circuit has three input terminals, which are respectively connected to the output terminals of the eleventh flip-flop to the thirteenth flip-flop, and are used for performing XOR processing on the input data received by the three input terminals.
  • the second data processing circuit has three input terminals, respectively connected to the output terminals of the fourth flip-flop to the sixth flip-flop, for performing differentiation on the input data received by the three input terminals. or processing;
  • the tenth data processing circuit has three input terminals, which are respectively connected to the output terminals of the twelfth to fourteenth flip-flops, and are used to perform XOR processing on the input data received by the three input terminals.
  • the third data processing circuit has four input terminals, respectively connected to the first flip-flop, and output terminals of the fifth to seventh flip-flops for processing the four
  • the input data received at the input end is XORed;
  • the 11th data processing circuit has 4 input terminals, which are respectively connected to the 9th flip-flop, and the output terminals of the 13th to 15th flip-flops, for receiving the input signals from the 4 input terminals.
  • the input data is XORed.
  • the fourth data processing circuit has four input terminals, respectively connected to the second flip-flop, and output terminals of the sixth to eighth flip-flops for processing the four
  • the input data received at the input end is XORed;
  • the 12th data processing circuit has 4 input terminals, which are respectively connected to the 10th flip-flop, and the output terminals of the 14th to 16th flip-flops, for receiving the input signals from the 4 input terminals.
  • the input data is XORed.
  • the fifth data processing circuit has four input terminals respectively connected to the fourth flip-flop, the fifth flip-flop, and the output terminals of the seventh flip-flop and the eighth flip-flop, for Perform XOR processing on the input data received by the four input terminals;
  • the 13th data processing circuit has 4 input terminals, respectively connected to the 12th flip-flop, the 13th flip-flop, and the output terminals of the 15th flip-flop and the 16th flip-flop, for processing the 4
  • the input data received by each input terminal is XORed.
  • the sixth data processing circuit has five input terminals, respectively connected to the first flip-flop, the third flip-flop, the fourth flip-flop, the sixth flip-flop and the eighth flip-flop.
  • the output terminal of the flip-flop is used to perform XOR processing on the input data received by the five input terminals;
  • the 14th data processing circuit has 5 input terminals respectively connected to the outputs of the 9th flip-flop, the 11th flip-flop, the 12th flip-flop, the 14th flip-flop and the 16th flip-flop. terminal, used to perform XOR processing on the input data received by the five input terminals.
  • the seventh data processing circuit has four input terminals, respectively connected to the output terminals of the first flip-flop to the third flip-flop and the seventh flip-flop, for processing the four The input data received by each input terminal is XORed;
  • the 15th data processing circuit has 4 input terminals, which are respectively connected to the output terminals of the 9th flip-flop to the 11th flip-flop and the 15th flip-flop, for receiving data from the 4 input terminals. Perform XOR processing on the input data.
  • the eighth data processing circuit has four input terminals, respectively connected to the output terminals of the second flip-flop to the fourth flip-flop and the eighth flip-flop, for processing the four The input data received by each input terminal is XORed;
  • the 16th data processing circuit has 4 input terminals, which are respectively connected to the output terminals of the 10th flip-flop to the 12th flip-flop and the 16th flip-flop, for receiving data from the 4 input terminals. Perform XOR processing on the input data.
  • the data output by the first shift register and the second shift register appear repeatedly in units of 2 (m-1) bits.
  • the initial value of the data input terminal of the ninth flip-flop is the XOR result of the initial value of the data input terminal of the first flip-flop and the initial value of the data input terminal of the fifth flip-flop;
  • the initial value of the data input terminal of the tenth flip-flop is the initial value of the data input terminal of the first flip-flop, the initial value of the data input terminal of the second flip-flop and the initial value of the data input terminal of the sixth flip-flop.
  • the initial value of the data input terminal of the eleventh flip-flop is the initial value of the data input terminal of the first flip-flop, the initial value of the data input terminal of the second flip-flop, and the initial value of the data input terminal of the third flip-flop.
  • the initial value of the data input terminal of the twelfth flip-flop is the initial value of the data input terminal of the second flip-flop, the initial value of the data input terminal of the third flip-flop, and the initial value of the data input terminal of the fourth flip-flop.
  • the initial value of the data input terminal of the thirteenth flip-flop is the initial value of the data input terminal of the first flip-flop, the initial value of the data input terminal of the third flip-flop, and the initial value of the data input terminal of the fourth flip-flop.
  • the initial value of the data input terminal of the fourteenth flip-flop is the XOR result of the initial value of the data input terminal of the second flip-flop and the initial value of the data input terminal of the fourth flip-flop;
  • the initial value of the data input terminal of the fifteenth flip-flop is the initial value of the data input terminal of the third flip-flop
  • the initial value of the data input terminal of the sixteenth flip-flop is the initial value of the data input terminal of the fourth flip-flop.
  • embodiments of the present disclosure provide a reading and writing training circuit, including a data storage circuit and the aforementioned random data generation circuit.
  • the parallel-to-serial circuit in the random data generation circuit is connected to the data storage circuit for converting
  • the data generated by the random data generation circuit is input into the data storage circuit for reading and writing training.
  • the data storage circuit is a DDR5 internal memory.
  • the random data generation circuit and the reading and writing training circuit can generate data in parallel through the first shift register and the second shift register, and convert the two first shift registers and the second through a parallel-to-serial circuit.
  • the parallel data generated by the shift register is converted into serial data output.
  • the clock signal CLK2 can output at least two bits of data every time it switches, which helps to increase the data generation speed.
  • Figure 1 is a schematic structural diagram of an LFSR circuit provided by an embodiment of the present application.
  • Figure 2 is a data schematic diagram of the data input terminals of each flip-flop in the LFSR shown in Figure 1 in different clock cycles provided by the embodiment of the present application;
  • Figure 3 is another data schematic diagram of the data input terminals of each flip-flop in the LFSR shown in Figure 1 in different clock cycles provided by the embodiment of the present application;
  • Figure 4 is a schematic structural diagram of a random data generation circuit provided by an embodiment of the present application.
  • Figure 5 is a schematic structural diagram of another random data generation circuit provided by an embodiment of the present application.
  • 6 to 13 are schematic structural diagrams of a first to eighth data processing circuit provided by embodiments of the present application.
  • Figure 14 is a data schematic diagram of the data input terminals of each flip-flop of the first shift register shown in Figure 5 in different clock cycles provided by the embodiment of the present application;
  • FIG. 15 is a data schematic diagram of the data input terminals of each flip-flop of the second shift register shown in FIG. 5 in different clock cycles provided by an embodiment of the present application.
  • FIG. 1 is a schematic structural diagram of an LFSR circuit provided by an embodiment of the present application.
  • the LFSR circuit includes 8 DFFs: DFF_1 to DFF_8, and XOR gates X1 to X3.
  • each DFF has a data input terminal D, a trigger input terminal C and an output terminal Q, and the clock signal CLK2 is connected to the trigger input terminal C of each DFF.
  • each DFF also corresponds to a reset input terminal, which is used to reset the data of the data input terminal D of the DFF. Since the embodiment of the present application does not involve the operation of the reset input terminal, it is not shown in Figure 1 out.
  • the output terminal Q of DFF_1 is connected to the data input terminal D of DFF_8, so that every time the clock signal CLK2 switches, the data of the data input terminal D of DFF_1 is input to the data input terminal D of DFF_8.
  • the output terminal Q of DFF_8 is connected to the data input terminal D of DFF_7, so that the data of the data input terminal D of DFF_8 is input to the data input terminal D of DFF_7 every time the clock signal CLK2 switches.
  • the output terminal Q of DFF_7 and the output terminal Q of DFF_1 are both connected to the input terminal of the XOR gate X1.
  • the output terminal of the XOR gate X1 is connected to the data input terminal D of DFF_6, so that each time the clock signal CLK2 switches, The XOR result between the data at the data input terminal D of DFF_7 and the data at the data input terminal D of DFF_1 is input to the data input terminal D of DFF_6.
  • the output terminal Q of DFF_6 and the output terminal Q of DFF_1 are both connected to the input terminal of the XOR gate X2.
  • the output terminal of the XOR gate X2 is connected to the data input terminal D of DFF_5, so that each time the clock signal CLK2 switches, The XOR result between the data at the data input terminal D of DFF_6 and the data at the data input terminal D of DFF_1 is input to the data input terminal D of DFF_5.
  • the output terminal Q of DFF_5 and the output terminal Q of DFF_1 are both connected to the input terminal of the XOR gate X3.
  • the output terminal of the XOR gate X3 is connected to the data input terminal D of DFF_4, so that each time the clock signal CLK2 switches, The XOR result between the data at the data input terminal D of DFF_5 and the data at the data input terminal D of DFF_1 is input to the data input terminal D of DFF_4.
  • the output terminal Q of DFF_4 is connected to the data input terminal D of DFF_3, so that the data of the data input terminal D of DFF_4 is input to the data input terminal D of DFF_3 every time the clock signal CLK2 switches.
  • the output terminal Q of DFF_3 is connected to the data input terminal D of DFF_2, so that the data of the data input terminal D of DFF_3 is input to the data input terminal D of DFF_2 every time the clock signal CLK2 switches.
  • the output terminal Q of DFF_2 is connected to the data input terminal D of DFF_1, so that the data of the data input terminal D of DFF_2 is input to the data input terminal D of DFF_1 every time the clock signal CLK2 switches.
  • the data input terminal D of each DFF has a preset data value. These preset data values can be set randomly, so that the generated data is also random data.
  • CLK2 switches once, the input data of each DFF is shifted once according to the above relationship.
  • the data output by the output terminal Q of DFF_1 is used as the data generated by the LFSR circuit.
  • the data of the data input terminal D of DFF_8 is the data of the data input terminal D of DFF_1 in the previous clock cycle
  • the data of the data input terminal D of DFF_7 is the data of the previous clock cycle.
  • the data at the data input terminal D at DFF_6 is the XOR result of the data at the data input terminal D at DFF_1 and DFF_7 in the previous clock cycle
  • the data at the data input terminal D at DFF_5 It is the XOR result of the data at the data input terminal D of DFF_1 and DFF_6 in the previous clock cycle.
  • the data at the data input terminal D of DFF_4 is the XOR result of the data at the data input terminal D of DFF_1 and DFF_5 in the previous clock cycle.
  • the data of data input terminal D of DFF_3 is the data of data input terminal D of DFF_4 in the previous clock cycle.
  • the data of data input terminal D of DFF_2 is the data of data input terminal D of DFF_3 in the previous clock cycle.
  • the data at terminal D is the data at data input terminal D of DFF_2 in the previous clock cycle.
  • C0 may be an initial state.
  • the data of the data input terminals D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 can be recorded as D1 to D8 respectively.
  • Figure 2 shows the relationship between the data at the data input terminal D of the flip-flop during the remaining clock cycles C1 to C8 and the data D1 to D8 in the initial state.
  • the data at the data input terminal D of each flip-flop in each clock cycle is determined by the data at the data input terminal D of each flip-flop in the previous clock cycle. For example, for DFF_8 in C1, the data at the data input terminal D is the same as the data at the data input terminal D of DFF_1 in the previous clock cycle C0.
  • the stored data is the data of DFF_7 and DFF_1 in C0.
  • the XOR result of the data at data input terminal D is the following data of the data input terminals D of each flip-flop in C1 to C8.
  • the data at the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are D2, D3, D4, D1 ⁇ D5, D1 ⁇ D6, D1 ⁇ D7, D8 and D1 respectively.
  • ⁇ is the exclusive OR operation.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are D3, D4, D1 ⁇ D5, D1 ⁇ D6 ⁇ D2, D1 ⁇ D7 ⁇ D2, D2 ⁇ D8 respectively. , D1 and D2.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are D4, D1 ⁇ D5, D1 ⁇ D6 ⁇ D2, D1 ⁇ D7 ⁇ D2 ⁇ D3, D2 ⁇ D8 respectively. ⁇ D3, D1 ⁇ D3, D2 and D3.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are D1 ⁇ D5, D1 ⁇ D6 ⁇ D2, D1 ⁇ D7 ⁇ D2 ⁇ D3, D2 ⁇ D8 ⁇ D3 respectively.
  • the data at the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are D1 ⁇ D6 ⁇ D2, D1 ⁇ D7 ⁇ D2 ⁇ D3, D2 ⁇ D8 ⁇ D3 ⁇ D4, and D3 respectively.
  • ⁇ D4 ⁇ D5 D2 ⁇ D4 ⁇ D1 ⁇ D5, D3 ⁇ D1 ⁇ D5, D4 and D1 ⁇ D5.
  • the data at the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are D1 ⁇ D7 ⁇ D2 ⁇ D3, D2 ⁇ D8 ⁇ D3 ⁇ D4, D3 ⁇ D4 ⁇ D5, and D4 respectively.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are D2 ⁇ D8 ⁇ D3 ⁇ D4, D3 ⁇ D4 ⁇ D5, D4 ⁇ D5 ⁇ D6, D1 ⁇ D5 respectively.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are D3 ⁇ D4 ⁇ D5, D4 ⁇ D5 ⁇ D6, D1 ⁇ D5 ⁇ D6 ⁇ D7, D7 ⁇ D8 respectively.
  • FIG. 3 is another data schematic diagram of the data input terminal D of each flip-flop in the LFSR shown in FIG. 1 in different clock cycles provided by an embodiment of the present application.
  • the data at the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are respectively: D4 ⁇ D5 ⁇ D6, D1 ⁇ D5 ⁇ D6 ⁇ D7, D7 ⁇ D8 ⁇ D2 ⁇ D6, D3 ⁇ D7 ⁇ D8, D1 ⁇ D5 ⁇ D6 ⁇ D8, D1 ⁇ D2 ⁇ D4 ⁇ D5 ⁇ D7, D2 ⁇ D8 ⁇ D3 ⁇ D4 and D3 ⁇ D4 ⁇ D5.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are respectively: D1 ⁇ D5 ⁇ D6 ⁇ D7, D7 ⁇ D8 ⁇ D2 ⁇ D6, D3 ⁇ D7 ⁇ D8, D1 ⁇ D4 ⁇ D8, D1 ⁇ D7 ⁇ D6 ⁇ D2, D2 ⁇ D3 ⁇ D5 ⁇ D6 ⁇ D8, D3 ⁇ D4 ⁇ D5 and D4 ⁇ D5 ⁇ D6.
  • the data at the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are respectively: D7 ⁇ D8 ⁇ D2 ⁇ D6, D3 ⁇ D7 ⁇ D8, D1 ⁇ D4 ⁇ D8, D2 ⁇ D5 , D1 ⁇ D2 ⁇ D3 ⁇ D7 ⁇ D8, D1 ⁇ D3 ⁇ D4 ⁇ D6 ⁇ D7, D4 ⁇ D5 ⁇ D6, D1 ⁇ D5 ⁇ D6 ⁇ D7.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are respectively: D3 ⁇ D7 ⁇ D8, D1 ⁇ D4 ⁇ D8, D2 ⁇ D5, D1 ⁇ D3 ⁇ D6, D1 ⁇ D2 ⁇ D3 ⁇ D4 ⁇ D8, D2 ⁇ D4 ⁇ D5 ⁇ D7 ⁇ D8, D1 ⁇ D5 ⁇ D6 ⁇ D7, D7 ⁇ D8 ⁇ D2 ⁇ D6.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are respectively: D1 ⁇ D4 ⁇ D8, D2 ⁇ D5, D1 ⁇ D3 ⁇ D6, D1 ⁇ D2 ⁇ D4 ⁇ D7 , D2 ⁇ D3 ⁇ D4 ⁇ D5, D1 ⁇ D5 ⁇ D6 ⁇ D7, D7 ⁇ D8 ⁇ D2 ⁇ D6, D3 ⁇ D7 ⁇ D8.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are respectively: D2 ⁇ D5, D1 ⁇ D3 ⁇ D6, D1 ⁇ D2 ⁇ D4 ⁇ D7, D1 ⁇ D2 ⁇ D3 ⁇ D5 ⁇ D8, D4 ⁇ D5 ⁇ D6 ⁇ D7 ⁇ D8, D1 ⁇ D2 ⁇ D4 ⁇ D6 ⁇ D7, D3 ⁇ D7 ⁇ D8, D1 ⁇ D4 ⁇ D8.
  • the data of the data input terminal D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 are respectively: D1 ⁇ D3 ⁇ D6, D1 ⁇ D2 ⁇ D4 ⁇ D7, D1 ⁇ D2 ⁇ D3 ⁇ D5 ⁇ D8 , D2 ⁇ D4 ⁇ D6 ⁇ D7 ⁇ D8, D1 ⁇ D4 ⁇ D5 ⁇ D6 ⁇ D7, D5 ⁇ D7 ⁇ D2 ⁇ D3 ⁇ D8, D1 ⁇ D4 ⁇ D8, D2 ⁇ D5.
  • the LFSR circuit in Figure 1 above only has one output terminal to output data, so that the speed of generating data is consistent with the frequency of the clock signal CLK2.
  • the clock signal CLK2 switches once, it will output one bit of data, and the speed of generating data is low.
  • embodiments of the present application can generate data in parallel through two shift registers, and convert the parallel data generated by the two shift registers into serial data output through a parallel-to-serial circuit.
  • the clock signal CLK2 can output at least two bits of data every time it switches, which helps to increase the data generation speed.
  • FIG 4 is a schematic structural diagram of a random data generation circuit provided by an embodiment of the present application. Please refer to Figure 4.
  • the random data generation circuit 100 includes: a first shift register 101, a second shift register 102 and a parallel-to-serial circuit 103.
  • the parallel-to-serial circuit 103 is coupled to the first shift register 101 and the second shift register. Register 102.
  • both the first shift register 101 and the second shift register 102 have n output terminals, and the n output terminals of the first shift register 101 can be recorded as Q1 to Qn.
  • the n output terminals of the second shift register 102 can be recorded as Qn+1 to Q2n, where n is an integer greater than or equal to 1.
  • the above-mentioned first shift register 101 and second shift register 102 receive the same clock signal CLK2, and each time the clock signal CLK2 switches, the first shift register 101 uses the output terminals Q1 to Qn to convert the clock signal generated in one clock cycle.
  • the data is output in parallel to the parallel-to-serial circuit 103, and the second shift register 102 outputs the data generated in one clock cycle to the parallel-to-serial circuit 103 in parallel through the output terminals Qn+1 to Q2n.
  • the parallel-to-serial circuit 103 converts the parallel data of the two shift registers into serial data and outputs it.
  • the serial data output by the parallel-to-serial circuit 103 is the data generated by the random data generation circuit 100 .
  • each of the above output terminals outputs 1-bit data within one clock cycle of the clock signal CLK2. Therefore, in one clock cycle, the first shift register 101 and the second shift register 102 respectively output n-bit data, and the random data generation circuit 100 generates 2n-bit data in one clock cycle. It can be seen that the random data generation circuit 100 shown in FIG. 4 generates data 2n times faster than the LFSR shown in FIG. 1 .
  • the coupling of the parallel-to-serial circuit 103 and the first shift register 101 may be that the parallel-to-serial circuit 103 is coupled to the output terminal of the first shift register 101, and the parallel-to-serial circuit 103 is coupled to the second shift register.
  • the coupling 102 may be the coupling between the parallel-to-serial circuit 103 and the output end of the second shift register 102 . Therefore, the parallel-to-serial circuit 103 can convert the parallel data output by the output terminals Q1 to Q2n within one clock cycle into serial data output.
  • the initial value of the first shift register 101 and the initial value of the second shift register 102 may be different.
  • the data output by the first shift register 101 and the second shift register 102 are different, which helps to improve the diversity of data generated by the random data generation circuit 100. Since the initial values of the data input terminals D of the first shift register 101 and the second shift register 102 can be set randomly, the data generated by the random data generation circuit 100 is random data.
  • first shift register 101 and the second shift register 102 may be the same or different.
  • the same or different here refers to the same or different structures.
  • the complexity of the random data generation circuit 100 can be reduced. Therefore, when producing the random data generation circuit 100, only one structure of shift register needs to be used, which can reduce the production cost of the random data generation circuit 100.
  • shift registers with the same structure are also easy to maintain, helping to reduce maintenance costs.
  • FIG. 5 is a schematic structural diagram of another random data generation circuit 100 provided by an embodiment of the present application.
  • the first shift register 101 and the second shift register 102 both include m flip-flops.
  • the m flip-flops of the first shift register 101 can be recorded as DFF_1 to DFF_m.
  • the second shift register The m flip-flops of 102 can be recorded as DFF_m+1 to DFF_2m.
  • the output terminals Q of any n flip-flops DFF_1 to DFF_n among DFF_1 to DFF_m serve as the n output terminals Q1 to Qn of the first shift register 101, respectively.
  • the output terminals Q of any n flip-flops DFF_m+1 to DFF_m+n among DFF_m+1 to DFF_2m serve as the n output terminals Qn+1 to Q2n of the second shift register 102 respectively, and m is greater than or equal to n. Positive integer.
  • the initial value of the first shift register 101 includes m initial values of the data input terminals of the m flip-flops in the first shift register 101 .
  • the initial values of the second shift register 102 include m initial values of the data input terminals D of the m flip-flops in the second shift register 102 .
  • the first shift register 101 also includes m data processing circuits.
  • the second shift register 102 also includes m data processing circuits.
  • the data input terminal D of each flip-flop is connected to the output terminal of a data processing circuit, and the trigger input terminal C of each flip-flop is used to receive the clock signal CLK2 to update the data at the output terminal to the data at the data input terminal.
  • each flip-flop is used to output one bit of data within one clock cycle of the clock signal CLK2, so that within one clock cycle, the first shift register 101 can pass Q1 to Qn to output n-bit data, the second shift register 102 can output n-bit data through Qn+1 to Q2n, so that the random data generation circuit 100 can output 2n-bit data.
  • the above-mentioned data processing circuit is used to logically process the output data of at least one flip-flop, and its input end can be connected to the output end Q of any one or more flip-flops.
  • the logical processing here can be any logical processing, and the relationship between the output data and the input data of the data processing circuit can be flexible, so that the output data of the data processing circuit and the input data of the data processing circuit 1012 are different but related. In this way, the diversity of the output data of the data processing circuit can be improved, and thereby the diversity of data generated by the random data generation circuit 100 can be improved.
  • the data processing circuit may include one or more arbitrary logic gates, and these logic gates are connected in any way.
  • the data processing circuit may include, but is not limited to, at least one of the following logic gates: exclusive OR gate, AND gate, exclusive OR gate, OR gate, etc.
  • the data processing circuit can implement different logic processing. For example, when the data processing circuit is obtained by cascading XOR gates, the data processing circuit can be used to determine whether the output data of the flip-flop are the same. If they are the same, a high-level signal can be output. If they are not the same, a low level signal can be generated.
  • the data processing circuit can be obtained through the above-mentioned XOR gate cascade.
  • the XOR gate cascade can not only ensure that the computational complexity is relatively small, but also appropriately improve the data diversity. sex.
  • the above-mentioned parallel-to-serial circuit 103 may be provided with 2n input terminals, and these 2n input terminals are respectively connected to the n output terminals Q1 to Qn in the first shift register 101 and the n output terminals Qm of the second shift register 102. +1 to Qm+n connection. In this way, the parallel data output by the n output terminals Q1 to Qn of the first shift register 101 and the parallel data generated by the n output terminals Qm+1 to Qm+n of the second shift register 102 can be connected through this connection. It is input to the parallel-to-serial circuit 103, so that the parallel-to-serial circuit 103 converts it into serial data and outputs it.
  • each flip-flop in the first shift register 101 generates data from the output connected to its own data input terminal D. terminal receives data and updates the data to its own data input terminal D, and each flip-flop in the second shift register 102 receives data from the output terminal connected to its own data input terminal D and updates the data to its own Data input terminal D, these input data are the output data of the data processing circuit, and the n flip-flops DFF_1 to DFF_n of the first shift register 101 input the data of the data from DFF_1 to DFF_n through the output terminals Q1 to Qn.
  • the parallel output is to the parallel-to-serial circuit 103, and the n flip-flops DFF_m+1 to DFF_m+n of the second shift register 102 transfer the data of DFF_m+1 to DFF_m+n through the output terminals Qm+1 to Qm+n.
  • the data at the input terminal D is output in parallel to the parallel-to-serial circuit 103; then, the parallel-to-serial circuit 103 converts the received 2n-bit parallel data into serial data and outputs it.
  • n and m in the embodiment of the present application can be flexibly selected according to actual application scenarios.
  • the data generation speed is different, so that the data generation speed can be flexibly adjusted by adjusting n.
  • m is different, the size of the random data generation circuit 100 is different, so that the size of the random data generation circuit 100 can be flexibly adjusted by adjusting m.
  • the above m may be 8, and n may be 4. That is to say, the first shift register 101 and the second shift register 102 shown in FIG. 5 are both composed of 8 flip-flops, so the random data generation circuit 100 can be composed of 16 flip-flops. And the output terminals of the four flip-flops of the first shift register 101 can be used as the output terminals of the first shift register 101, and the output terminals of the four flip-flops of the second shift register 102 can be used as the second shift register. 102 output. In this way, compared with the LFSR shown in Figure 1, 8-bit data can be output within one clock cycle of the clock signal CLK2, increasing the speed of data generation by 8 times.
  • the eight flip-flops of the first shift register 101 are sequentially recorded as the first flip-flop DFF_1 to the eighth flip-flop DFF_8, and the eight flip-flops of the first shift register 101 are
  • the data processing circuits are sequentially referred to as the first data processing circuit to the eighth data processing circuit.
  • the output terminals Q of the first flip-flop DFF_1 to the fourth flip-flop DFF_4 are the output terminals Q1 to Q4 in sequence.
  • the eight flip-flops of the second shift register 102 are sequentially denoted as the ninth flip-flop DFF_9 to the sixteenth flip-flop DFF_16, and the eight data processing circuits of the second shift register 102 are sequentially denoted as the ninth data processing circuit to the sixteenth flip-flop DFF_16. 16th data processing circuit.
  • the output terminals Q of the ninth flip-flop DFF_9 to the twelfth flip-flop DFF_12 are the output terminals Q5 to Q8 in sequence.
  • FIG. 6 is a schematic structural diagram of a first data processing circuit provided by an embodiment of the present application.
  • the first data processing circuit is connected to the output terminal Q of the third flip-flop DFF_3 to the fifth flip-flop DFF_5 respectively, and is used for XOR processing of the input data received by the three input terminals. That is to say, every time the clock signal CLK2 switches, the first data processing circuit performs XOR processing on the output data of the third flip-flop DFF_3 to the fifth flip-flop DFF_5, and the data obtained by the XOR processing is input to the first flip-flop. Data input terminal D of DFF_1.
  • the above-mentioned first data processing circuit is obtained by cascading two XOR gates.
  • the two input terminals of an XOR gate X1 are respectively connected to the output terminal Q of the third flip-flop DFF_3 and the output terminal Q of the fourth flip-flop DFF_4, and the two input terminals of another XOR gate
  • the output terminal of X2 is connected to the data input terminal D of DFF_1.
  • the embodiment of the present application can update the XOR result of the data of the data input terminals D of DFF_3, DFF_4 and DFF_5 to the data input terminal D of DFF_1 through the first data processing circuit, so that the data of the data input terminal D of DFF_1 is in one
  • the update within the clock cycle is consistent with the update of the data at the data input terminal D of DFF_1 in the LFSR in Figure 1 within 8 clock cycles. That is to say, the data input terminal D of DFF_1 in Figure 6 can reach the state reached by the data input terminal D of DFF_1 in Figure 1 in 8 clock cycles in one clock cycle. In this way, there are 8 data input terminals in the random data generation circuit 100.
  • the data output by DFF_1 is the data output by DFF_1 in Figure 1 every 8 clock cycles, and the data output by the 7 clock cycles in the middle is output by the remaining 7 output terminals.
  • the ninth data processing circuit has three input terminals, which are respectively connected to the output terminals of the 11th flip-flop to the 13th flip-flop, and are used to perform XOR processing on the input data received by the three input terminals. That is to say, every time the clock signal CLK2 switches, the ninth data processing circuit performs XOR processing on the output data of the 11th flip-flop DFF_11 to the 13th flip-flop DFF_13, and the data obtained by the XOR processing is input to the ninth flip-flop.
  • the structure and connection relationship of the ninth data processing circuit can refer to the structure and connection relationship shown in Figure 6.
  • the ninth data processing circuit updates the data input terminal D of the ninth flip-flop DFF_9 based on the same principle, which will not be described again here. .
  • FIG. 7 is a schematic structural diagram of a second data processing circuit provided by an embodiment of the present application.
  • the second data processing circuit is connected to the output terminals of the fourth flip-flop to the sixth flip-flop respectively, and is used to perform XOR processing on the input data received by the three input terminals. That is to say, every time the clock signal CLK2 switches, the second data processing circuit performs XOR processing on the output data of the fourth flip-flop DFF_4 to the sixth flip-flop DFF_6, and the data obtained by the XOR processing is input to the second flip-flop.
  • the above-mentioned second data processing circuit is obtained by cascading two XOR gates.
  • the two input terminals of an XOR gate X1 are respectively connected to the output terminal Q of the fourth flip-flop DFF_4 and the output terminal Q of the fifth flip-flop DFF_5, and the two input terminals of another XOR gate
  • the output terminal of X1 is connected to the output terminal Q of the sixth flip-flop DFF_6, and the output terminal of X2 is connected to the data input terminal D of DFF_2.
  • the embodiment of the present application can update the XOR result of the data of the data input terminals D of DFF_4, DFF_5 and DFF_6 to the data input terminal D of DFF_2 through the second data processing circuit, so that the data of the data input terminal D of DFF_2 can be in one
  • the update within the clock cycle is consistent with the update of the data at the data input terminal D of DFF_2 in the LFSR in Figure 1 within 8 clock cycles. That is to say, the data input terminal D of DFF_2 in Figure 7 can reach the state reached by the data input terminal D of DFF_2 in Figure 1 in 8 clock cycles in one clock cycle. In this way, there are 8 data input terminals in the random data generation circuit 100.
  • the data output by DFF_2 is the data output by DFF_2 every 8 clock cycles in Figure 1, and the data output by the 7 clock cycles in the middle is output by the remaining 7 output terminals.
  • the 10th data processing circuit has three input terminals, which are respectively connected to the output terminals of the 12th flip-flop to the 14th flip-flop, and are used to perform XOR processing on the input data received by the three input terminals. That is to say, every time the clock signal CLK2 switches, the 10th data processing circuit performs XOR processing on the output data of the 12th flip-flop DFF_12 to the 14th flip-flop DFF_14, and the data obtained by the XOR processing is input to the 10th flip-flop.
  • the structure and connection relationship of the 10th data processing circuit can refer to the structure and connection relationship shown in Figure 7.
  • the update of the data input terminal D of the 10th flip-flop DFF_10 by the 10th data processing circuit is based on the same principle, which will not be described again here. .
  • the third data processing circuit has four input terminals.
  • Figure 8 is a schematic structural diagram of a third data processing circuit provided by an embodiment of the present application.
  • the third data processing circuit is connected to the output terminals of the first flip-flop and the fifth flip-flop to the seventh flip-flop respectively, and is used to perform XOR processing on the input data received from the four input terminals. That is to say, every time the clock signal CLK2 switches, the third data processing circuit performs XOR processing on the output data of the first flip-flop DFF_1 and the fifth flip-flop DFF_5 to the seventh flip-flop DFF_7.
  • the data is input to the data input terminal D of the third flip-flop DFF_3.
  • the above-mentioned third data processing circuit is obtained by cascading three XOR gates.
  • the two input terminals of an XOR gate X1 are respectively connected to the output terminal Q of the first flip-flop DFF_1 and the output terminal Q of the fifth flip-flop DFF_5, and the two input terminals of an XOR gate The output terminal Q of DFF_6 and the output terminal Q of the seventh flip-flop DFF_7.
  • the two input terminals of the XOR gate X3 are respectively connected to the output terminal of the XOR gate X1 and the output terminal of X2.
  • the output terminal of the XOR gate X3 is connected to the output terminal of DFF_3. Data input terminal D.
  • the embodiment of the present application can update the XOR result of the data at the data input terminal D of DFF_1, DFF_5 to DFF_7 to the data input terminal D of DFF_3 through the third data processing circuit, so that the data at the data input terminal D of DFF_3 is in one
  • the update within the clock cycle is consistent with the update of the data at the data input terminal D of DFF_3 in the LFSR in Figure 1 within 8 clock cycles. That is to say, the data input terminal D of DFF_3 in Figure 8 can reach the state reached by the data input terminal D of DFF_3 in Figure 1 in 8 clock cycles in one clock cycle. In this way, there are 8 data input terminals in the random data generation circuit 100.
  • the data output by DFF_3 is the data output by DFF_3 in Figure 1 every 8 clock cycles, and the data output by the 7 clock cycles in the middle is output by the remaining 7 output terminals.
  • the 11th data processing circuit has 4 input terminals, which are respectively connected to the 9th flip-flop, and the output terminals of the 13th to 15th flip-flops, for differentiating the input data received by the 4 input terminals. or processing. That is to say, every time the clock signal CLK2 switches, the 11th data processing circuit performs XOR processing on the output data of the 9th flip-flop DFF_9 and the 13th to 15th flip-flops, and the data obtained by the XOR processing is input To the data input terminal D of the 11th flip-flop DFF_11.
  • the structure and connection relationship of the 11th data processing circuit can refer to the structure and connection relationship shown in Figure 8.
  • the update of the data input terminal D of the 11th flip-flop DFF_11 by the 11th data processing circuit is based on the same principle, which will not be described again here. .
  • FIG. 9 is a schematic structural diagram of a fourth data processing circuit provided by an embodiment of the present application.
  • the fourth data processing circuit is connected to the output terminals of the second flip-flop and the sixth flip-flop to the eighth flip-flop respectively, and is used to perform XOR processing on the input data received from the four input terminals. That is to say, every time the clock signal CLK2 switches, the fourth data processing circuit performs XOR processing on the output data of the second flip-flop DFF_2 and the sixth flip-flop DFF_6 to the eighth flip-flop DFF_8.
  • the data is input to the data input terminal D of the fourth flip-flop DFF_4.
  • the above-mentioned fourth data processing circuit is obtained by cascading three XOR gates.
  • the two input terminals of an XOR gate X1 are respectively connected to the output terminal Q of the second flip-flop DFF_2 and the output terminal Q of the sixth flip-flop DFF_6, and the two input terminals of an XOR gate The output terminal Q of DFF_7 and the output terminal Q of the eighth flip-flop DFF_8.
  • the two input terminals of the XOR gate X3 are respectively connected to the output terminal of the XOR gate X1 and the output terminal of X2.
  • the output terminal of the XOR gate X3 is connected to the output terminal of DFF_4. Data input terminal D.
  • the embodiment of the present application can update the XOR result of the data at the data input terminal D of DFF_2, DFF_6 to DFF_8 to the data input terminal D of DFF_4 through the fourth data processing circuit, so that the data at the data input terminal D of DFF_4 is in one
  • the update within the clock cycle is consistent with the update of the data at the data input terminal D of DFF_4 in the LFSR in Figure 1 within 8 clock cycles. That is to say, the data input terminal D of DFF_4 in Figure 9 can reach the state reached by the data input terminal D of DFF_4 in Figure 1 in 8 clock cycles in one clock cycle. In this way, there are 8 data input terminals in the random data generation circuit 100.
  • the data output by DFF_4 is the data output by DFF_4 in Figure 1 every 8 clock cycles, and the data output by the 7 clock cycles in the middle is output by the remaining 7 output terminals.
  • the 12th data processing circuit has 4 input terminals, which are respectively connected to the 10th flip-flop, and the output terminals of the 14th to 16th flip-flops, for differentiating the input data received by the 4 input terminals. or processing. That is to say, every time the clock signal CLK2 switches, the 12th data processing circuit performs XOR processing on the output data of the 10th flip-flop DFF_10 and the 14th flip-flop DFF_14 to 16th flip-flop DFF_16. The data is input to the data input terminal D of the twelfth flip-flop DFF_12.
  • the structure and connection relationship of the 12th data processing circuit can refer to the structure and connection relationship shown in Figure 9.
  • the update of the data input terminal D of the 12th flip-flop DFF_12 by the 12th data processing circuit is based on the same principle, which will not be described again here. .
  • the fifth data processing circuit has four input terminals.
  • FIG. 10 is a schematic structural diagram of a fifth data processing circuit provided by an embodiment of the present application. Referring to Figure 10, the fifth data processing circuit is connected to the output terminals of the fourth flip-flop, the fifth flip-flop, the seventh flip-flop, and the eighth flip-flop respectively, and is used to process the input data received by the four input terminals. Perform XOR processing.
  • the fifth data processing circuit performs XOR processing on the output data of the fourth flip-flop DFF_4, as well as the fifth flip-flop DFF_5, the seventh flip-flop DFF_7 and the eighth flip-flop,
  • the data obtained by the exclusive OR process is input to the data input terminal D of the fifth flip-flop DFF_5.
  • the above-mentioned fifth data processing circuit is obtained by cascading three XOR gates.
  • the two input terminals of an XOR gate X1 are respectively connected to the output terminal Q of the fourth flip-flop DFF_4 and the output terminal Q of the fifth flip-flop DFF_5, and the two input terminals of an XOR gate The output terminal Q of DFF_7 and the output terminal Q of the eighth flip-flop DFF_8.
  • the two input terminals of the XOR gate X3 are respectively connected to the output terminal of the XOR gate X1 and the output terminal of X2.
  • the output terminal of the XOR gate X3 is connected to the output terminal of DFF_5. Data input terminal D.
  • the XOR result of the data at the data input terminals of DFF_4, DFF_5, DFF_7 and DFF_8 can be input to the data input terminal D of DFF_5 through the fifth data processing circuit, so that the data at the data input terminal D of DFF_5 can be processed in one
  • the update within the clock cycle is consistent with the update of the data at the data input terminal D of DFF_5 in the LFSR in Figure 1 within 8 clock cycles.
  • the data input terminal D of DFF_5 in Figure 10 can reach the state reached by the data input terminal D of DFF_5 in Figure 1 in 8 clock cycles in one clock cycle.
  • the data of the data input terminal D of DFF_5 does not act as The output data of the first shift register 101.
  • the 13th data processing circuit has 4 input terminals, which are respectively connected to the 12th flip-flop, the 13th flip-flop, and the output terminals of the 15th flip-flop and the 16th flip-flop, for receiving the data from the 4 input terminals.
  • the input data is XORed. That is to say, every time the clock signal CLK2 switches, the 13th data processing circuit performs exclusive OR processing on the output data of the 12th flip-flop, the 13th flip-flop, and the 15th flip-flop and the 16th flip-flop.
  • the obtained data is input to the data input terminal D of the 13th flip-flop DFF_13.
  • the structure and connection relationship of the 13th data processing circuit can refer to the structure and connection relationship shown in Figure 10.
  • the update of the data input terminal D of the 13th flip-flop DFF_13 by the 13th data processing circuit is based on the same principle, which will not be described again here. .
  • FIG. 11 is a schematic structural diagram of a sixth data processing circuit provided by an embodiment of the present application.
  • the sixth data processing circuit is connected to the output terminal Q of the first flip-flop, the third flip-flop, the fourth flip-flop, the sixth flip-flop and the eighth flip-flop respectively, and is used to process the five input terminals.
  • the received input data is XORed. That is to say, every time the clock signal CLK2 switches, the sixth data processing circuit performs XOR processing on the output data of the first flip-flop, the third flip-flop, the fourth flip-flop, the sixth flip-flop and the eighth flip-flop. , the data obtained by XOR processing is input to the data input terminal D of the sixth flip-flop DFF_6.
  • the above-mentioned sixth data processing circuit is obtained by cascading four XOR gates.
  • the two input terminals of an XOR gate X1 are respectively connected to the output terminal Q of the third flip-flop DFF_3 and the output terminal Q of the fourth flip-flop DFF_4, and the two input terminals of an XOR gate
  • the output terminal Q of DFF_6 and the output terminal Q of the eighth flip-flop DFF_8, and the two input terminals of the exclusive OR gate X3 are respectively connected to the output terminal of the exclusive OR gate
  • the two input terminals are respectively connected to the output terminal of the XOR gate X2 and the output terminal of X3, and the output terminal of the XOR gate X4 is connected to the data input terminal D of DFF_6.
  • the embodiment of the present application can update the XOR result of the data of the data input terminals D of DFF_1, DFF_3, DFF_4, DFF_6 and DFF_8 to the data input terminal D of DFF_6 through the sixth data processing circuit, so that the data input terminal D of DFF_6
  • the update of the data in one clock cycle is consistent with the update of the data at the data input terminal D of DFF_6 in the LFSR in Figure 1 within 8 clock cycles.
  • the data input terminal D of DFF_6 in Figure 11 can reach the state reached by the data input terminal D of DFF_6 in Figure 1 in 8 clock cycles in one clock cycle.
  • the data of the data input terminal of DFF_6 is not used as the first The output data of the shift register 101.
  • the 14th data processing circuit has 5 input terminals, which are respectively connected to the output terminals of the 9th flip-flop, the 11th flip-flop, the 12th flip-flop, the 14th flip-flop and the 16th flip-flop, and is used to process the 5
  • the input data received at the input end is XORed. That is to say, every time the clock signal CLK2 switches, the 14th data processing circuit performs XOR processing on the output data of the 9th flip-flop, the 11th flip-flop, the 12th flip-flop, the 14th flip-flop and the 16th flip-flop. , the data obtained by XOR processing is input to the data input terminal D of the 14th flip-flop DFF_14.
  • the structure and connection relationship of the 14th data processing circuit can refer to the structure and connection relationship shown in Figure 11.
  • the update of the data input terminal D of the 14th flip-flop DFF_14 by the 14th data processing circuit is based on the same principle, which will not be described again here. .
  • FIG. 12 is a schematic structural diagram of a seventh data processing circuit provided by an embodiment of the present application.
  • the output terminals respectively connected to the first flip-flop to the third flip-flop and the seventh flip-flop are used to perform XOR processing on the input data received by the four input terminals. That is to say, every time the clock signal CLK2 switches, the seventh data processing circuit performs XOR processing on the output data of the first flip-flop to the third flip-flop and the seventh flip-flop, and the data obtained by the XOR processing is input to the 7 Data input terminal D of flip-flop DFF_7.
  • the above-mentioned seventh data processing circuit is obtained by cascading three XOR gates.
  • the two input terminals of an XOR gate X1 are respectively connected to the output terminal Q of the first flip-flop DFF_1 and the output terminal Q of the second flip-flop DFF_2, and the two input terminals of an XOR gate The output terminal Q of DFF_3 and the output terminal Q of the seventh flip-flop DFF_7.
  • the two input terminals of the XOR gate X3 are respectively connected to the output terminal of the XOR gate X1 and the output terminal of X2.
  • the output terminal of the XOR gate X3 is connected to the output terminal of DFF_7 Data input terminal D.
  • the embodiment of the present application can update the XOR result of the data from DFF_1 to DFF_3 and the data input terminal D of DFF_7 to the data input terminal D of DFF_7 through the seventh data processing circuit, so that the data of the data input terminal D of DFF_7 is in one
  • the update within the clock cycle is consistent with the update of the data at the data input terminal D of DFF_7 in the LFSR in Figure 1 within 8 clock cycles.
  • the data input terminal D of DFF_7 in Figure 12 can reach the state reached by the data input terminal D of DFF_7 in Figure 1 in 8 clock cycles in one clock cycle.
  • the data of the data input terminal D of DFF_7 does not act as The output data of the first shift register 101.
  • the 15th data processing circuit has 4 input terminals, which are respectively connected to the output terminals of the 9th flip-flop to the 11th flip-flop and the 15th flip-flop, and are used to XOR the input data received by the 4 input terminals. deal with. That is to say, every time the clock signal CLK2 switches, the 15th data processing circuit performs XOR processing on the output data of the 9th flip-flop to the 11th flip-flop and the 15th flip-flop, and the data obtained by the XOR processing is input to the 15th flip-flop.
  • 15 Data input terminal D of flip-flop DFF_15 The structure and connection relationship of the 15th data processing circuit can refer to the structure and connection relationship shown in Figure 12. The update of the data input terminal D of the 15th flip-flop DFF_15 by the 15th data processing circuit is based on the same principle, which will not be described again here. .
  • FIG. 13 is a schematic structural diagram of an eighth data processing circuit provided by an embodiment of the present application.
  • the output terminals respectively connected to the second flip-flop to the fourth flip-flop and the eighth flip-flop are used to perform XOR processing on the input data received by the four input terminals. That is to say, every time the clock signal CLK2 switches, the eighth data processing circuit performs XOR processing on the output data of the second flip-flop to the fourth flip-flop and the eighth flip-flop, and the data obtained by the XOR processing is input to the 8 Data input terminal D of flip-flop DFF_8.
  • the above-mentioned eighth data processing circuit is obtained by cascading three XOR gates.
  • the two input terminals of an XOR gate X1 are respectively connected to the output terminal Q of the second flip-flop DFF_2 and the output terminal Q of the third flip-flop DFF_3, and the two input terminals of an XOR gate
  • the two input terminals of the XOR gate X3 are respectively connected to the output terminal of the XOR gate X1 and the output terminal of X2.
  • the output terminal of the XOR gate X3 is connected to the output terminal of DFF_8. Data input terminal D.
  • the embodiment of the present application can update the XOR result of the data from DFF_2 to DFF_4 and the data input terminal D of DFF_8 to the data input terminal D of DFF_8 through the eighth data processing circuit, so that the data of the data input terminal D of DFF_8 is in one
  • the update within the clock cycle is consistent with the update of the data at the data input terminal D of DFF_8 in the LFSR in Figure 1 within 8 clock cycles.
  • the data input terminal D of DFF_8 in Figure 13 can reach the state reached by the data input terminal D of DFF_8 in Figure 1 in 8 clock cycles in one clock cycle.
  • the data of the data input terminal D of DFF_8 does not act as The output data of the first shift register 101.
  • the 16th data processing circuit has 4 input terminals, which are respectively connected to the output terminals of the 10th flip-flop to the 12th flip-flop and the 16th flip-flop, and are used to XOR the input data received by the 4 input terminals. deal with. That is to say, every time the clock signal CLK2 switches, the eighth data processing circuit performs XOR processing on the output data of the 10th to 12th flip-flops and the 8th flip-flop, and the data obtained by the XOR processing is input to the 16 Data input terminal D of flip-flop DFF_16.
  • DFF_8 in Figure 13 can reach the state that the data input terminal D of DFF_8 in Figure 1 reaches in 8 clock cycles in one clock cycle.
  • the update of the data input terminal D of the 16th flip-flop DFF_16 by the 16th data processing circuit is The same principle will not be repeated here.
  • Figure 14 is a data schematic diagram of the data input terminal D of each flip-flop of the first shift register 101 shown in Figure 5 provided by the embodiment of the present application in different clock cycles.
  • Figure 15 is shown in Figure 5 provided by the embodiment of the present application.
  • C0 may be an initial state.
  • the data of the data input terminals D of the first flip-flop DFF_1 to the eighth flip-flop DFF_8 can be recorded as D1 to D8 respectively.
  • FIG. 14 shows the relationship between the data at the data input terminals D of the flip-flops DFF_1 to DFF_8 in the clock cycle C1 and the data D1 to D8 in the initial state C0.
  • the random data generation circuit 100 in the embodiment of the present application can establish the data of the data input terminal D of each flip-flop in C8 and the data input terminal D of each flip-flop in C0 through the data processing circuit in Figure 2 The relationship between the data, thus achieving the update of data and output data 8 clock cycles ahead.
  • the data output by the LFSR circuit in Figure 1 through DFF_1 are: D1, D2, D3, D4, D1 ⁇ D5, D1 ⁇ D6 ⁇ D2, D1 ⁇ D7 ⁇ D2 ⁇ D3 and D2 ⁇ D8 ⁇ D3 ⁇ D4.
  • the initial values of the data input terminals D of DFF_1 to DFF_8 in the second shift register 102 at C0 are set to: D1 ⁇ D5, D1 ⁇ D6 ⁇ D2, D1 ⁇ D7 ⁇ D2 ⁇ D3, D2 ⁇ D8 ⁇ D3 ⁇ D4, D1 ⁇ D3 ⁇ D4, D2 ⁇ D4, D3 and D4. Therefore, as shown in FIG. 14 , after clock switching in the C0 state, the data output by the first shift register 101 through DFF_1 to DFF_4 are D1, D2, D3 and D4 in sequence.
  • the data output by the second shift register 102 through DFF_9 to DFF_12 are D1 ⁇ D5, D1 ⁇ D6 ⁇ D2, D1 ⁇ D7 ⁇ D2 ⁇ D3, D2 ⁇ D8 ⁇ D3 ⁇ D4. Therefore, the data output by the random data generation circuit 100 after clock switching in the C0 state are: D1, D2, D3, D4, D1 ⁇ D5, D1 ⁇ D6 ⁇ D2, D1 ⁇ D7 ⁇ D2 ⁇ D3, D2 ⁇ D8 respectively. ⁇ D3 ⁇ D4, which is consistent with the data output by DFF_1 of the LFSR circuit shown in Figure 2 for clock switching in the C0 to C7 state.
  • the data output by the LFSR circuit in Figure 1 through DFF_1 is: D3 ⁇ D4 ⁇ D5, D4 ⁇ D5 ⁇ D6, D1 ⁇ D5 ⁇ D6 ⁇ D7 , D7 ⁇ D8 ⁇ D2 ⁇ D6, D3 ⁇ D7 ⁇ D8, D1 ⁇ D4 ⁇ D8, D2 ⁇ D5 and D1 ⁇ D3 ⁇ D6.
  • the data output by the first shift register 101 through DFF_1 to DFF_4 are D3 ⁇ D4 ⁇ D5, D4 ⁇ D5 ⁇ D6, D1 ⁇ D5 ⁇ D6 ⁇ D7 and D7 ⁇ D8 ⁇ D2 ⁇ D6.
  • the data output by the second shift register 102 through DFF_9 to DFF_12 are D3 ⁇ D7 ⁇ D8, D1 ⁇ D4 ⁇ D8, D2 ⁇ D5 and D1 ⁇ D3 ⁇ D6.
  • the data output by the random data generation circuit 100 after clock switching in the C0 state are: D3 ⁇ D4 ⁇ D5, D4 ⁇ D5 ⁇ D6, D1 ⁇ D5 ⁇ D6 ⁇ D7, D7 ⁇ D8 ⁇ D2 ⁇ D6, D3 respectively.
  • ⁇ D7 ⁇ D8, D1 ⁇ D4 ⁇ D8, D2 ⁇ D5 and D1 ⁇ D3 ⁇ D6 are consistent with the data output by DFF_1 shown in Figure 3 after clock switching in the C8 to C15 state.
  • the state of C1 in Figures 14 and 15 can be understood as a new initial state of the random data generation circuit 100 for updating in the next clock cycle. According to this relationship, data can be continuously output, and the order of data output by the two is always the same.
  • the random data generation circuit 100 corresponding to the connection relationship shown in Figures 5 to 13 includes 16 flip-flops, and DFF_1 to DFF_4 and DFF_9 to DFF_16 can Generate data with the same characteristics 8x faster.
  • the data at the data input terminal D of the m flip-flops can be up to 2 m . Then, the data output by the two shift registers appears repeatedly in units of 2 m bits. Then, the data output by the first shift register 101 and the second shift register 102 both appear repeatedly in units of 2 (m-1) bits. .
  • an embodiment of the present application also provides a reading and writing training circuit, which includes a data storage circuit and the aforementioned random data generation circuit 100.
  • the parallel-to-serial circuit 103 in the random data generation circuit 100 is connected to the data storage circuit, and is used to input the data generated by the random data generation circuit 100 into the data storage circuit for reading and writing training.
  • the data storage circuit is a DDR5 internal memory.
  • the random data generation circuit 100 provided by the embodiment of the present application can increase the speed of data generation, thereby improving the training speed and training efficiency of the data storage circuit and saving time.

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Abstract

本申请实施例提供一种随机数据生成电路及读写训练电路，该随机数据生成电路包括：第一移位寄存器和第二移位寄存器；第一移位寄存器包括n个输出端Q1至Qn，第二移位寄存器包括n个输出端Qn+1至Q2n，每个输出端在时钟信号的一个时钟周期内输出1位数据；并转串电路，耦接输出端Q1至Q2n，用于将一个时钟周期内Q1至Q2n输出的并行数据转换成串行数据输出；第一移位寄存器的初始值和第二移位寄存器的初始值不同。本申请实施例可以通过两个移位寄存器并行生成数据，并通过并转串电路将两个移位寄存器生成的并行数据转换为串行数据输出。这样，时钟信号CLK2每次切换均可以输出至少两位数据，有助于提高数据的生成速度。

Description

随机数据生成电路及读写训练电路
本申请要求于2022年06月22日提交中国专利局、申请号为202210711838.6、申请名称为“随机数据生成电路及读写训练电路”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请实施例涉及半导体技术领域，尤其涉及一种随机数据生成电路及读写训练电路。
背景技术
数据存储电路用于存储数据，并向外部设备提供数据读写功能。为了保证数据读写功能正常，需要通过时钟信号CLK1和训练数据，对数据处理电路进行读写训练。其中，数据处理电路可以为内部存储器，例如，DDR(double data rate SDRAM)、SDRAM(synchronous dynamic random access memory，同步动态随机存取存储器)。
现有技术中，可以通过LFSR(linear feedback shift register，线性反馈移位寄存器)生成训练数据，以对内部存储器进行读写训练。该LFSR电路包括多个DFF(D type flip-flop，D型触发器)。每个DFF都接入时钟信号CLK2，以在CLK2每切换一次时，其中一个触发器的输出数据作为生成的数据输出。
然而，上述LFSR电路生成数据的速度较低。
发明内容
本公开实施例提供一种随机数据生成电路及读写训练电路，以提高生成数据的速度。
一方面，本公开实施例提供一种随机数据生成电路，包括：
第一移位寄存器和第二移位寄存器，用于接收同一时钟信号；
所述第一移位寄存器包括n个输出端Q1至Qn，所述第二移位寄存器包括n个输出端Qn+1至Q2n，每个所述输出端在所述时钟信号的一个时钟周期内输出1位数据，所述n为大于或等于1的整数；
并转串电路，耦接所述第一移位寄存器的输出端和所述第二移位寄存器的输出端，用于将一个所述时钟周期内所述输出端Q1至Q2n输出的并行数据转换成串行数据输出；
所述第一移位寄存器的初始值和所述第二移位寄存器的初始值不同。
可选地，所述第一移位寄存器和所述第二移位寄存器相同。
可选地，所述第一移位寄存器和所述第二移位寄存器均包括m个触发器和m个数据处理电路，每一所述触发器的数据输入端对应连接至一个所述数据处理电路的输出端，每一所述触发器的触发输入端用于接收所述时钟信号，所述数据处理电路用于对至少一个所述触发器的输出数据进行逻辑处理，其中，所述第一移位寄存器中n个所述触发器的输出端分别作为所述第一移位寄存器的n个所述输出端，所述第二移位寄存器中n个所述触发器的输出端分别作为所述第二移位寄存器的n个所述输出端，m为大于或等于n的正整数，所述第一移位寄存器的初始值包括所述第一移位寄存器中的所述触发器的数据输入端的初始值，所述第二移位寄存器的初始值包括所述第二移位寄存器中的所述触发器的数据输入端的初始值。
可选地，所述m为8，所述n为4。
可选地，所述第一移位寄存器的8个所述触发器依次记为第1触发器至第8触发器，所述第一移位寄存器的8个所述数据处理电路依次记为第1数据处理电路至第8数据处理电路，所述第1触发器至所述第4触发器的输出端依次为所述输出端Q1至Q4；
所述第二移位寄存器的8个所述触发器依次记为第9触发器至第16触发器，所述第二移位寄存器的8个所述数据处理电路依次记为第9数据处理电路至第16数据处理电路，所述第9触发器至所述第12触发器的输出端依次为所述输出端Q5至Q8。
可选地，所述第1数据处理电路具有3个输入端，分别连接至所述第3触发器至第5触发器的输出端，用于对所述3个输入端接收的输入数据的异或处理；
所述第9数据处理电路具有3个输入端，分别连接至所述第11触发器至第13触发器的输出端，用于对所述3个输入端接收的输入数据进行异或处理。
可选地，所述第2数据处理电路具有3个输入端，分别连接至所述第4触发器至第6触发器的输出端，用于对所述3个输入端接收的输入数据进行异或处理；
所述第10数据处理电路具有3个输入端，分别连接至所述第12触发器至第14触发器的输出端，用于对所述3个输入端接收的输入数据进行异或处理。
可选地，所述第3数据处理电路具有4个输入端，分别连接至所述第1触发器，以及所述第5触发器至第7触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
所述第11数据处理电路具有4个输入端，分别连接至所述第9触发器，以及所述第13触发器至第15触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
可选地，所述第4数据处理电路具有4个输入端，分别连接至所述第2触发器，以及所述第6触发器至第8触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
所述第12数据处理电路具有4个输入端，分别连接至所述第10触发器，以及所述第14触发器至第16触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
可选地，所述第5数据处理电路具有4个输入端，分别连接至所述第4触发器、第5触发器，以及所述第7触发器、第8触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
所述第13数据处理电路具有4个输入端，分别连接至所述第12触发器、第13触发器，以及所述第15触发器、第16触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
可选地，所述第6数据处理电路具有5个输入端，分别连接至所述第1触发器、第3触发器、所述第4触发器、所述第6触发器和所述第8触发器的输出端，用于对所述5个输入端接收到的输入数据进行异或处理；
所述第14数据处理电路具有5个输入端，分别连接至所述第9触发器、第11触发器、所述第12触发器、所述第14触发器和所述第16触发器的输出端，用于对所述5个输入端接收到的输入数据进行异或处理。
可选地，所述第7数据处理电路具有4个输入端，分别连接至所述第1触发器至所述第3触发器以及所述第7触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
所述第15数据处理电路具有4个输入端，分别连接至所述第9触发器至所述第11触发器以及所述第15触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
可选地，所述第8数据处理电路具有4个输入端，分别连接至所述第2触发器至所述第4触发器以及所述第8触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
所述第16数据处理电路具有4个输入端，分别连接至所述第10触发器至所述第12触发器以及所述第16触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
可选地，所述第一移位寄存器和所述第二移位寄存器输出的数据均以2 (m-1)位为单位重复出现。
可选地，所述第9触发器的数据输入端的初始值是所述第1触发器的数据输入端的初始值和所述第5触发器的数据输入端的初始值的异或结果；
所述第10触发器的数据输入端的初始值是所述第1触发器的数据输入端的初始值、所述第2触发器的数据输入端的初始值和所述第6触发器的数据输入端的初始值的异或结果；
所述第11触发器的数据输入端的初始值是所述第1触发器的数据输入端的初始值、所述第2触发器的数据输入端的初始值、所述第3触发器的数据输入端的初始值和所述第7触发器的数据输入端的初始值的异或结果；
所述第12触发器的数据输入端的初始值是所述第2触发器的数据输入端的初始值、所述第3触发器的数据输入端的初始值、所述第4触发器的数据输入端的初始值和所述第8触发器的数据输入端的初始值的异或结果；
所述第13触发器的数据输入端的初始值是所述第1触发器的数据输入端的初始值、所述第3触发器的数据输入端的初始值和所述第4触发器的数据输入端的初始值的异或结果；
所述第14触发器的数据输入端的初始值是所述第2触发器的数据输入端的初始值和所述第4触发器的数据输入端的初始值的异或结果；
所述第15触发器的数据输入端的初始值是所述第3触发器的数据输入端的初始值；
所述第16触发器的数据输入端的初始值是所述第4触发器的数据输入端的初始值。
另一方面，本公开实施例提供一种读写训练电路，包括数据存储电路和前述随机数据生成电路，所述随机数据生成电路中的并转串电路与所述数据存储电路连接，用于将所述随机数据生成电路生成的数据输入到所述数据存储电路中进行读写训练。
可选地，所述数据存储电路为DDR5内部存储器。
本公开实施例提供的随机数据生成电路及读写训练电路，可以通过第一移位寄存器和第二移位寄存器并行生成数据，并通过并转串电路将两个第一移位寄存器和第二移位寄存器生成的并行数据转换为串行数据输出。这样，时钟信号CLK2每次切换均可以输出至少两位数据，有助于提高数据的生成速度。
附图说明
图1是本申请实施例提供的一种LFSR电路的结构示意图；
图2是本申请实施例提供的图1所示的LFSR中的各触发器的数据输入端在不同时钟周期内的一种数据示意图；
图3是本申请实施例提供的图1所示的LFSR中的各触发器的数据输入端在不同时钟周期内的另一种数据示意图；
图4是本申请实施例提供的一种随机数据生成电路的结构示意图；
图5是本申请实施例提供的另一种随机数据生成电路的结构示意图；
图6至13是本申请实施例提供的一种第1数据处理电路至第8数据处理电路的结构示意图；
图14是本申请实施例提供的图5所示的第一移位寄存器各触发器的数据输入端在不同时钟周期内的数据示意图；
图15是本申请实施例提供的图5所示的第二移位寄存器各触发器的数据输入端在不同时钟周期内的数据示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1是本申请实施例提供的一种LFSR电路的结构示意图。参照图1所示，LFSR电路中包括8个DFF：DFF_1至DFF_8，以及异或门X1至X3。其中，每个DFF均具有数据输入端D、触发输入端C和输出端Q，时钟信号CLK2接入每个DFF的触发输入端C。此外，每个DFF还对应有重置输入端，用于对DFF的数据输入端D的数据进行重置，由于本申请实施例不涉及对该重置输入端的操作，从而图1中并未示出。
其中，DFF_1的输出端Q与DFF_8的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF_1的数据输入端D的数据输入到DFF_8的数据输入端D。
DFF_8的输出端Q与DFF_7的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF_8的数据输入端D的数据输入到DFF_7的数据输入端D。
DFF_7的输出端Q与DFF_1的输出端Q均连接到异或门X1的输入端，该异或门X1的输出端与DFF_6的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF_7的数据输入端D的数据和DFF_1的数据输入端D的数据之间的异或结果，输入到DFF_6的数据输入端D。
DFF_6的输出端Q与DFF_1的输出端Q均连接到异或门X2的输入端，该异或门X2的输出端与DFF_5的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF_6的数据输入端D的数据和DFF_1的数据输入端D的数据之间的异或结果，输入到DFF_5的数据输入端D。
DFF_5的输出端Q与DFF_1的输出端Q均连接到异或门X3的输入端，该异或门X3的输出端与DFF_4的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF_5的数据输入端D的数据和DFF_1的数据输入端D的数据之间的异或结果，输入到DFF_4的数据输入端D。
DFF_4的输出端Q与DFF_3的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF_4的数据输入端D的数据输入到DFF_3的数据输入端D。
DFF_3的输出端Q与DFF_2的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF_3的数据输入端D的数据输入到DFF_2的数据输入端D。
DFF_2的输出端Q与DFF_1的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF_2的数据输入端D的数据输入到DFF_1的数据输入端D。
在初始状态下，每个DFF的数据输入端D都有一个预设数据值，这些预设数据值可以随机设置，从而使的生成的数据也是随机数据。在生成训练数据时，在CLK2切换一次时，每个DFF的输入数据按照上述关系移位一次。其中，DFF_1的输出端Q输出的数据作为LFSR电路生成的数据。
从图1所示LFSR结构可以看出，在当前时钟周期内，DFF_8的数据输入端D的数据是上一时钟周期内DFF_1的数据输入端D的数据，DFF_7的数据输入端D的数据是上一时钟周期内DFF_8的数据输入端D的数据，DFF_6的数据输入端D的数据是上一时钟周期内DFF_1和DFF_7的数据输入端D的数据的异或结果，DFF_5的数据输入端D的数据是上一时钟周期内DFF_1和DFF_6的数据输入端D的数据的异或结果，DFF_4的数据输入端D的数据是上一时钟周期内DFF_1和DFF_5的数据输入端D的数据的异或结果，DFF_3的数据输入端D的数据是上一时钟周期内DFF_4的数据输入端D的数据，DFF_2的数据输入端D的数据是上一时钟周期内DFF_3的数据输入端D的数据，DFF_1的数据输入端D的数据是上一时钟周期内DFF_2的数据输入端D的数据。
按照上述关系可以确定图1所示的LFSR中的各个触发器的数据输入端D在任一时钟周期内的数据。
参照图2所示，C0可以为初始状态。在初始状态C0下，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据可以分别记为D1至D8。图2示出了其余时钟周期C1至C8内触发器的数据输入端D的数据与初始状态下的数据D1至D8之间的关系。每个时钟周期内各触发器的数据输入端D的数据均由上一时钟周期内各触发器的数据输入端D的数据决定。例如，对于C1内DFF_8，其数据输入端D的数据与上一时钟周期C0内 DFF_1的数据输入端D的数据相同，又例如，对于C1内DFF_6，其存储的数据是C0内DFF_7和DFF_1的数据输入端D的数据的异或结果。如此，按照图2中的箭头表示的相邻时钟周期内各触发器的数据输入端D的数据之间的关系，可以得到以下C1至C8内各触发器的数据输入端D的数据。
在下一个时钟周期C1内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为D2、D3、D4、D1^D5、D1^D6、D1^D7、D8和D1。其中，^为异或运算。
在下一个时钟周期C2内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为D3、D4、D1^D5、D1^D6^D2、D1^D7^D2、D2^D8、D1和D2。
在下一个时钟周期C3内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为D4、D1^D5、D1^D6^D2、D1^D7^D2^D3、D2^D8^D3、D1^D3、D2和D3。
在下一个时钟周期C4内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为D1^D5、D1^D6^D2、D1^D7^D2^D3、D2^D8^D3^D4、D1^D3^D4、D2^D4、D3和D4。
在下一个时钟周期C5内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为D1^D6^D2、D1^D7^D2^D3、D2^D8^D3^D4、D3^D4^D5、D2^D4^D1^D5、D3^D1^D5、D4和D1^D5。
在下一个时钟周期C6内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为D1^D7^D2^D3、D2^D8^D3^D4、D3^D4^D5、D4^D5^D6、D3^D5^D6^D2、D4^D1^D6^D2、D1^D5和D1^D6^D2。
在下一个时钟周期C7内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为D2^D8^D3^D4、D3^D4^D5、D4^D5^D6、D1^D5^D6^D7、D4^D6^D7^D3、D5^D7^D2^D3、D1^D6^D2和D1^D7^D2^D3。
在下一个时钟周期C8内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为D3^D4^D5、D4^D5^D6、D1^D5^D6^D7、D7^D8^D2^D6、D5^D7^D8^D4、D1^D6^D3^D4^D8、D1^D7^D2^D3和D2^D8^D3^D4。
从而，按照图2所示的9个时钟周期C0至C8，将DFF_1的数据输入端D的数据依次输出，得到9位输出数据：D1、D2、D3、D4、D1^D5、D1^D6^D2、D1^D7^D2^D3、D2^D8^D3^D4和D3^D4^D5。
可选地，还可以按照时钟信号的切换继续输出数据。图3是本申请实施例提供的图1所示的LFSR中的各触发器的数据输入端D在不同时钟周期内的另一种数据示意图。
参照图3所示，在时钟周期C9内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为：D4^D5^D6、D1^D5^D6^D7、D7^D8^D2^D6、D3^D7^D8、D1^D5^D6^D8、D1^D2^D4^D5^D7、D2^D8^D3^D4和D3^D4^D5。
在时钟周期C10内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为：D1^D5^D6^D7、D7^D8^D2^D6、D3^D7^D8、D1^D4^D8、D1^D7^D6^D2、D2^D3^D5^D6^D8、D3^D4^D5和D4^D5^D6。
在时钟周期C11内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为：D7^D8^D2^D6、D3^D7^D8、D1^D4^D8、D2^D5、D1^D2^D3^D7^D8、D1^D3^D4^D6^D7、D4^D5^D6、D1^D5^D6^D7。
在时钟周期C12内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为：D3^D7^D8、D1^D4^D8、D2^D5、D1^D3^D6、D1^D2^D3^D4^D8、D2^D4^D5^D7^D8、D1^D5^D6^D7、D7^D8^D2^D6。
在时钟周期C13内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为：D1^D4^D8、D2^D5、D1^D3^D6、D1^D2^D4^D7、D2^D3^D4^D5、D1^D5^D6^D7、D7^D8^D2^D6、D3^D7^D8。
在时钟周期C14内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为：D2^D5、D1^D3^D6、D1^D2^D4^D7、D1^D2^D3^D5^D8、D4^D5^D6^D7^D8、D1^D2^D4^D6^D7、D3^D7^D8、D1^D4^D8。
在时钟周期C15内，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据分别为：D1^D3^D6、D1^D2^D4^D7、D1^D2^D3^D5^D8、D2^D4^D6^D7^D8、D1^D4^D5^D6^D7、D5^D7^D2^D3^D8、D1^D4^D8、D2^D5。
可以看出，上述图1的LFSR电路仅具有一个输出端输出数据，使得生成数据的速度与时钟信号CLK2的频率一致，时钟信号CLK2切换一次会输出一位数据，生成数据的速度较低。
为了解决上述问题，本申请实施例可以通过两个移位寄存器并行生成数据，并通过并转串电路将两个移位寄存器生成的并行数据转换为串行数据输出。这样，时钟信号CLK2每次切换均可以输出至少两位数据，有助于提高数据的生成速度。
下面以具体地实施例对本申请实施例的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请实施例进行描述。
图4是本申请实施例提供的一种随机数据生成电路的结构示意图。请参照图4，随机数据生成电路100包括：第一移位寄存器101、第二移位寄存器102和并转串电路103，并转串电路103耦接第一移位寄存器101和第二移位寄存器102。
其中，第一移位寄存器101和第二移位寄存器102均具有n个输出端，第一移位寄存器101的n个输出端可以记为Q1至Qn。第二移位寄存器102的n个输出端可以记为Qn+1至Q2n，n为大于或等于1的整数。
上述第一移位寄存器101和第二移位寄存器102接收同一时钟信号CLK2，并在时钟信号CLK2每次切换时，第一移位寄存器101通过输出端Q1至Qn，将一个时钟周期内生成的数据并行输出并转串电路103，第二移位寄存器102通过输出端Qn+1至Q2n将一个时钟周期内生成的数据并行输出给并转串电路103。并转串电路103将两个移位寄存器的并行数据转换为串行数据输出，该并转串电路103输出的串行数据为随机数据生成电路100生成的数据。
需要说明的是，上述每个输出端在时钟信号CLK2的一个时钟周期内输出1位数据。从而，在一个时钟周期内，第一移位寄存器101和第二移位寄存器102分别输出n位数据，随机数据生成电路100在一个时钟周期内生成2n位数据。可以看出，图4所示的随机数据生成电路100生成数据的速度是图1所示的LFSR生成数据的速度的2n倍。
基于上述输出端，并转串电路103与第一移位寄存器101耦接可以为并转串电路103与第一移位寄存器101的输出端耦接，并转串电路103与第二移位寄存器102耦接可以为并转串电路103与第二移位寄存器102的输出端耦接。从而，并转串电路103可以将一个时钟周期内输出端Q1至Q2n输出的并行数据转换成串行数据输出。
当然，第一移位寄存器101的初始值和第二移位寄存器102的初始值可以不同。如此，第一移位寄存器101和第二移位寄存器102输出的数据不同，有助于提高随机数据生成电路100生成数据的多样性。由于第一移位寄存器101和第二移位寄存器102的数据输入端D的初始值可以是随机设置的，从而随机数据生成电路100生成的数据是随机数据。
上述第一移位寄存器101和第二移位寄存器102可以相同也可以不同，这里的相同或不同是指结构相同或不同。当第一移位寄存器101和第二移位寄存器102相同时，可以降低随机数据生成电路100的复杂度。因此，在生产随机数据生成电路100时，仅需要使用一种结构的移位寄存器，可以降低随机数据生成电路100的生产成本。并且，结构相同的移位寄存器也方便维护，有助于降低维护成本。
为了使第一移位寄存器101和第二移位寄存器102可以生成数据，可以通过触发器构成第一移位寄存器101和第二移位寄存器102。图5是本申请实施例提供的另一种随机数据生成电路100的结构示意图。参照图5所示，上述第一移位寄存器101和第二移位寄存器102均包括m个触发器，第一移位寄存器101的m个触发器可以记为DFF_1至DFF_m，第二移位寄存器102的m个触发器可以记为DFF_m+1至DFF_2m。从而，DFF_1至DFF_m中的任意n个触发器DFF_1至DFF_n的输出端Q，分别作为上述第一移位寄存器101的n个输出端Q1至Qn。DFF_m+1至DFF_2m中的任意n个触发器DFF_m+1至DFF_m+n的输出端Q，分别作为第二移位寄存器102的n个输出端Qn+1至Q2n，m为大于或等于n的正整数。
需要说明是，由于第一移位寄存器101包括m个触发器，那么，第一移位寄存器101的初始值包括第一移位寄存器101中的m个触发器的的数据输入端m个初始值。同理，第二移位寄存器102的初始值包括第二移位寄存器102中的m个触发器的数据输入端D的m个初始值。
此外，参照图5所示，上述第一移位寄存器101还包括m个数据处理电路，同理，第二移位寄存器102还包括m个数据处理电路。每一触发器的数据输入端D对应连接至一个数据处理电路的输出端，每一触发器的触发输入端C用于接收时钟信号CLK2，以将输出端的数据更新数据输入端的数据。
基于图5所示的随机数据生成电路100，其中的每个触发器用于在时钟信号CLK2的一个时钟周期内输出一位数据，从而，在一个时钟周期内，第一移位寄存器101可以通过Q1至Qn输出n位数据，第二移位寄存器102可以通过Qn+1至Q2n输出n位数据，以使随机数据生成电路100可以输出2n位数据。
上述数据处理电路用于对至少一个触发器的输出数据进行逻辑处理，其输入端可以与任意一个或多个触发器的输出端Q连接。这里的逻辑处理可以为任意逻辑处理，数据处理电路的输出数据和输入数据之间的关系可以是灵活的，以使数据处理电路的输出数据与数据处理电路1012的输入数据虽然不同但相关联。这样，可以提高数据处理电路的输出数据的多样性，进而提高随机数据生成电路100生成的数据的多样性。
为了使上述数据处理电路实现上述逻辑处理，数据处理电路可以包括一个或多个任意逻辑门，这些逻辑门以任意方式连接。例如，数据处理电路可以包括但不限于以下至少一种逻辑门：同或门、与门、异或门、或门等。当数据处理电路包括的逻辑门不同，和/或逻辑门的连接方式不同时，可以使数据处理电路实现不同的逻辑处理。例如，当数据处理电路是异或门级联得到的时，数据处理电路可以用于判断触发器的输出数据是否相同，如果相同，则可以输出高电平信号。如果不相同，则可以生成低电平信号。
可以理解的是，随逻辑门的数量增多以及连接关系的复杂度增大，数据处理电路的输出数据的多样性提高。但是，逻辑门越多，和/或连接关系越复杂，可能会导致数据处理电路的运算复杂度较高，处理时长较大，处理效率较低，进而导致生成数据的速度较低。基于此，为了在运算复杂度和多样化之间平衡，可以通过上述异或门级联得到数据处理电路，异或门级联不仅可以保证运算复杂度相对较小，还可以适当的提高数据多样性。
上述并转串电路103可以设置有2n个输入端，并且这2n个输入端分别与第一移位寄存器101中的n个输出端Q1至Qn、第二移位寄存器102的n个输出端Qm+1至Qm+n连接。如此，第一移位寄存器101的n个输出端Q1至Qn输出的并行数据，以及，第二移位寄存器102的n个输出端Qm+1至Qm+n生成的并行数据，可以通过该连接输入到并转串电路103中，以使并转串电路103将其转换为串行数据输出。
综上所述，在上述随机数据生成电路100生成数据的过程中，首先，在时钟信号CLK2每次切换之后，第一移位寄存器101中的各个触发器从与自身数据输入端D连接的输出端接收数据，并将数据更新到自身的数据输入端D，并且，第二移位寄存器102中的各个触发器从与自身数据输入端D连接的输出端接收数据，并将数据更新到自身的数据输入端D，这些输入数据是数据处理电路的输出数据，并且，第一移位寄存器101的n个触发器DFF_1至DFF_n通过输出端Q1至Qn，将DFF_1至DFF_n的数据输入端D的数据并行输出给并转串电路103，以及，第二移位寄存器102的n个触发器DFF_m+1至DFF_m+n通过输出端Qm+1至Qm+n，将DFF_m+1至DFF_m+n的数据输入端D的数据并行输出给并转串电路103；然后，并转串电路103将接收到的2n位并行数据转换为串行数据输出。
需要说明的是，本申请实施例的上述n和m可以根据实际应用场景灵活选取。当n不同时，生成数据的速度不同，从而可以通过调整n以灵活的调整数据的生成速度。当m不同时，随机数据生成电路100的尺寸不同，从而可以通过调整m以灵活的调整随机数据生成电路100的尺寸。
可选地，上述m可以为8，n可以为4。也就是说，图5所示的第一移位寄存器101和第二移位寄存器102均由8个触发器构成，那么随机数据生成电路100可以由16个触发器构成。并且第一移位寄存器101的其中4个触发器的输出端可以作为第一移位寄存器101的输出端，第二移位寄存器102的其中4个触发器的输出端可以作为第二移位寄存器102的输出端。如此，相较于图1所示的LFSR，可以在时钟信号CLK2的一个时钟周期内输出8位数据，使生成数据的速度提高8倍。
可选地，当上述m为8，n为4时，第一移位寄存器101的8个触发器依次记为第1触发器DFF_1至第8触发器DFF_8，第一移位寄存器101的8个数据处理电路依次记为第1数据处理电路至第8数据处理电路。第1触发器DFF_1至第4触发器DFF_4的输出端Q 依次为输出端Q1至Q4。
相应地，第二移位寄存器102的8个触发器依次记为第9触发器DFF_9至第16触发器DFF_16，第二移位寄存器102的8个数据处理电路依次记为第9数据处理电路至第16数据处理电路。第9触发器DFF_9至第12触发器DFF_12的输出端Q依次为输出端Q5至Q8。
可选地，第1数据处理电路具有3个输入端，图6是本申请实施例提供的一种第1数据处理电路的结构示意图。参照图6所示，第1数据处理电路分别连接至第3触发器DFF_3至第5触发器DFF_5的输出端Q，用于对3个输入端接收的输入数据的异或处理。也就是说，在时钟信号CLK2每次切换时，第1数据处理电路对第3触发器DFF_3至第5触发器DFF_5的输出数据进行异或处理，异或处理得到的数据输入到第1触发器DFF_1的数据输入端D。
参照图6所示，上述第1数据处理电路由两个异或门级联得到。其中，一个异或门X1的两个输入端分别连接第3触发器DFF_3的输出端Q和第4触发器DFF_4的输出端Q，另一异或门X2的两个输入端分别连接异或门X1的输出端和第5触发器DFF_5的输出端Q。X2的输出端连接DFF_1的数据输入端D。
本申请实施例可以通过第1数据处理电路，将DFF_3、DFF_4和DFF_5的数据输入端D的数据的异或结果更新到DFF_1的数据输入端D，以使DFF_1的数据输入端D的数据在一个时钟周期内的更新，与图1中的LFSR中的DFF_1的数据输入端D的数据在8个时钟周期内的更新一致。也就是说，图6中的DFF_1的数据输入端D在一个时钟周期即可达到图1中的DFF_1的数据输入端D在8个时钟周期达到的状态，如此，在随机数据生成电路100有8个输出端时，DFF_1输出的数据是图1的DFF_1每隔8个时钟周期输出的数据，中间间隔的7个时钟周期输出的数据由其余7个输出端输出。
同理，第9数据处理电路具有3个输入端，分别连接至第11触发器至第13触发器的输出端，用于对3个输入端接收的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第9数据处理电路对第11触发器DFF_11至第13触发器DFF_13的输出数据进行异或处理，异或处理得到的数据输入到第9触发器DFF_9的数据输入端D。第9数据处理电路的结构和连接关系可以参照图6所示的结构和连接关系，第9数据处理电路对第9触发器DFF_9的数据输入端D的更新是一样的原理，在此不再赘述。
可选地，第2数据处理电路具有3个输入端，图7是本申请实施例提供的一种第2数据处理电路的结构示意图。参照图7所示，第2数据处理电路分别连接至第4触发器至第6触发器的输出端，用于对3个输入端接收的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第2数据处理电路对第4触发器DFF_4至第6触发器DFF_6的输出数据进行异或处理，异或处理得到的数据输入到第2触发器DFF_2的数据输入端D。
参照图7所示，上述第2数据处理电路由两个异或门级联得到。其中，一个异或门X1的两个输入端分别连接第4触发器DFF_4的输出端Q和第5触发器DFF_5的输出端Q，另一异或门X2的两个输入端分别连接异或门X1的输出端和第6触发器DFF_6的输出端Q，X2的输出端连接DFF_2的数据输入端D。
本申请实施例可以通过第2数据处理电路，将DFF_4、DFF_5和DFF_6的数据输入端D的数据的异或结果更新到DFF_2的数据输入端D，以使DFF_2的数据输入端D的数据在一个时钟周期内的更新，与图1中的LFSR中的DFF_2的数据输入端D的数据在8个时钟周期内的更新一致。也就是说，图7中的DFF_2的数据输入端D在一个时钟周期即可达到图1中的DFF_2的数据输入端D在8个时钟周期达到的状态，如此，在随机数据生成电路100有8个输出端时，DFF_2输出的数据是图1中的DFF_2每隔8个时钟周期输出的数据，中间间隔的7个时钟周期输出的数据由其余7个输出端输出。
同理，第10数据处理电路具有3个输入端，分别连接至第12触发器至第14触发器的输出端，用于对3个输入端接收的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第10数据处理电路对第12触发器DFF_12至第14触发器DFF_14的输出数据进行异或处理，异或处理得到的数据输入到第10触发器DFF_10的数据输入端D。第10数据处理电路的结构和连接关系可以参照图7所示的结构和连接关系，第10数据处理电路对第10触发器DFF_10的数据输入端D的更新是一样的原理，在此不再赘述。
可选地，第3数据处理电路具有4个输入端，图8是本申请实施例提供的一种第3数 据处理电路的结构示意图。参照图8所示，第3数据处理电路分别连接至第1触发器，以及第5触发器至第7触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第3数据处理电路对第1触发器DFF_1，以及第5触发器DFF_5至第7触发器DFF_7的输出数据进行异或处理，异或处理得到的数据输入到第3触发器DFF_3的数据输入端D。
参照图8所示，上述第3数据处理电路由三个异或门级联得到。其中，一个异或门X1的两个输入端分别连接第1触发器DFF_1的输出端Q和第5触发器DFF_5的输出端Q，一个异或门X2的两个输入端分别连接第6触发器DFF_6的输出端Q和第7触发器DFF_7的输出端Q，异或门X3的两个输入端分别连接异或门X1的输出端和X2的输出端，异或门X3的输出端连接DFF_3的数据输入端D。
本申请实施例可以通过第3数据处理电路，将DFF_1、DFF_5至DFF_7的数据输入端D的数据的异或结果更新到DFF_3的数据输入端D，以使DFF_3的数据输入端D的数据在一个时钟周期内的更新，与图1中的LFSR中的DFF_3的数据输入端D的数据在8个时钟周期内的更新一致。也就是说，图8中的DFF_3的数据输入端D在一个时钟周期即可达到图1中的DFF_3的数据输入端D在8个时钟周期达到的状态，如此，在随机数据生成电路100有8个输出端时，DFF_3输出的数据是图1中的DFF_3每隔8个时钟周期输出的数据，中间间隔的7个时钟周期输出的数据由其余7个输出端输出。
同理，第11数据处理电路具有4个输入端，分别连接至第9触发器，以及第13触发器至第15触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第11数据处理电路对第9触发器DFF_9，以及第13触发器至第15触发器的输出数据进行异或处理，异或处理得到的数据输入到第11触发器DFF_11的数据输入端D。第11数据处理电路的结构和连接关系可以参照图8所示的结构和连接关系，第11数据处理电路对第11触发器DFF_11的数据输入端D的更新是一样的原理，在此不再赘述。
可选地，第4数据处理电路具有4个输入端，图9是本申请实施例提供的一种第4数据处理电路的结构示意图。参照图9所示，第4数据处理电路分别连接至第2触发器，以及第6触发器至第8触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第4数据处理电路对第2触发器DFF_2，以及第6触发器DFF_6至第8触发器DFF_8的输出数据进行异或处理，异或处理得到的数据输入到第4触发器DFF_4的数据输入端D。
参照图9所示，上述第4数据处理电路由三个异或门级联得到。其中，一个异或门X1的两个输入端分别连接第2触发器DFF_2的输出端Q和第6触发器DFF_6的输出端Q，一个异或门X2的两个输入端分别连接第7触发器DFF_7的输出端Q和第8触发器DFF_8的输出端Q，异或门X3的两个输入端分别连接异或门X1的输出端和X2的输出端，异或门X3的输出端连接DFF_4的数据输入端D。
本申请实施例可以通过第4数据处理电路，将DFF_2、DFF_6至DFF_8的数据输入端D的数据的异或结果更新到DFF_4的数据输入端D，以使DFF_4的数据输入端D的数据在一个时钟周期内的更新，与图1中的LFSR中的DFF_4的数据输入端D的数据在8个时钟周期内的更新一致。也就是说，图9中的DFF_4的数据输入端D在一个时钟周期即可达到图1中的DFF_4的数据输入端D在8个时钟周期达到的状态，如此，在随机数据生成电路100有8个输出端时，DFF_4输出的数据是图1中的DFF_4每隔8个时钟周期输出的数据，中间间隔的7个时钟周期输出的数据由其余7个输出端输出。
同理，第12数据处理电路具有4个输入端，分别连接至第10触发器，以及第14触发器至第16触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第12数据处理电路对第10触发器DFF_10，以及第14触发器DFF_14至第16触发器DFF_16的输出数据进行异或处理，异或处理得到的数据输入到第12触发器DFF_12的数据输入端D。第12数据处理电路的结构和连接关系可以参照图9所示的结构和连接关系，第12数据处理电路对第12触发器DFF_12的数据输入端D的更新是一样的原理，在此不再赘述。
可选地，第5数据处理电路具有4个输入端，图10是本申请实施例提供的一种第5数据处理电路的结构示意图。参照图10所示，第5数据处理电路分别连接至第4触发器、 第5触发器，以及第7触发器、第8触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第5数据处理电路对第4触发器DFF_4，以及第5触发器DFF_5、第7触发器DFF_7和第8触发器的输出数据进行异或处理，异或处理得到的数据输入到第5触发器DFF_5的数据输入端D。
参照图10所示，上述第5数据处理电路由三个异或门级联得到。其中，一个异或门X1的两个输入端分别连接第4触发器DFF_4的输出端Q和第5触发器DFF_5的输出端Q，一个异或门X2的两个输入端分别连接第7触发器DFF_7的输出端Q和第8触发器DFF_8的输出端Q，异或门X3的两个输入端分别连接异或门X1的输出端和X2的输出端，异或门X3的输出端连接DFF_5的数据输入端D。
本申请实施例可以通过第5数据处理电路，将DFF_4、DFF_5、DFF_7和DFF_8的数据输入端的数据的异或结果输入到DFF_5的数据输入端D，以使DFF_5的数据输入端D的数据在一个时钟周期内的更新，与图1中的LFSR中的DFF_5的数据输入端D的数据在8个时钟周期内的更新一致。也就是说，图10中的DFF_5的数据输入端D在一个时钟周期即可达到图1中的DFF_5的数据输入端D在8个时钟周期达到的状态，DFF_5的数据输入端D的数据不作为第一移位寄存器101的输出数据。
同理，第13数据处理电路具有4个输入端，分别连接至第12触发器、第13触发器，以及第15触发器、第16触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第13数据处理电路对第12触发器、第13触发器，以及第15触发器、第16触发器的输出数据进行异或处理，异或处理得到的数据输入到第13触发器DFF_13的数据输入端D。第13数据处理电路的结构和连接关系可以参照图10所示的结构和连接关系，第13数据处理电路对第13触发器DFF_13的数据输入端D的更新是一样的原理，在此不再赘述。
可选地，第6数据处理电路具有5个输入端，图11是本申请实施例提供的一种第6数据处理电路的结构示意图。参照图11所示，第6数据处理电路分别连接至第1触发器、第3触发器、第4触发器、第6触发器和第8触发器的输出端Q，用于对5个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第6数据处理电路对第1触发器、第3触发器、第4触发器、第6触发器和第8触发器的输出数据进行异或处理，异或处理得到的数据输入到第6触发器DFF_6的数据输入端D。
参照图11所示，上述第6数据处理电路由四个异或门级联得到。其中，一个异或门X1的两个输入端分别连接第3触发器DFF_3的输出端Q和第4触发器DFF_4的输出端Q，一个异或门X2的两个输入端分别连接第6触发器DFF_6的输出端Q和第8触发器DFF_8的输出端Q，异或门X3的两个输入端分别连接异或门X1的输出端进而第1触发器DFF_1的输出端Q，异或门X4的两个输入端分别连接异或门X2的输出端和X3的输出端，异或门X4的输出端连接DFF_6的数据输入端D。
本申请实施例可以通过第6数据处理电路，将DFF_1、DFF_3、DFF_4、DFF_6和DFF_8的数据输入端D的数据的异或结果更新到DFF_6的数据输入端D，以使DFF_6的数据输入端D的数据在一个时钟周期内的更新，与图1中的LFSR中的DFF_6的数据输入端D的数据在8个时钟周期内的更新一致。也就是说，图11中的DFF_6的数据输入端D在一个时钟周期即可达到图1中的DFF_6的数据输入端D在8个时钟周期达到的状态，DFF_6的数据输入端的数据不作为第一移位寄存器101的输出数据。
同理，第14数据处理电路具有5个输入端，分别连接至第9触发器、第11触发器、第12触发器、第14触发器和第16触发器的输出端，用于对5个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第14数据处理电路对第9触发器、第11触发器、第12触发器、第14触发器和第16触发器的输出数据进行异或处理，异或处理得到的数据输入到第14触发器DFF_14的数据输入端D。第14数据处理电路的结构和连接关系可以参照图11所示的结构和连接关系，第14数据处理电路对第14触发器DFF_14的数据输入端D的更新是一样的原理，在此不再赘述。
可选地，第7数据处理电路具有4个输入端，图12是本申请实施例提供的一种第7数据处理电路的结构示意图。参照图12所示，分别连接至第1触发器至第3触发器以及第7触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第7数据处理电路对第1触发器至第3触发器以及第7触发 器的输出数据进行异或处理，异或处理得到的数据输入到第7触发器DFF_7的数据输入端D。
参照图12所示，上述第7数据处理电路由三个异或门级联得到。其中，一个异或门X1的两个输入端分别连接第1触发器DFF_1的输出端Q和第2触发器DFF_2的输出端Q，一个异或门X2的两个输入端分别连接第3触发器DFF_3的输出端Q和第7触发器DFF_7的输出端Q，异或门X3的两个输入端分别连接异或门X1的输出端和X2的输出端，异或门X3的输出端连接DFF_7的数据输入端D。
本申请实施例可以通过第7数据处理电路，将DFF_1至DFF_3和DFF_7的数据输入端D的数据的异或结果更新到DFF_7的数据输入端D，以使DFF_7的数据输入端D的数据在一个时钟周期内的更新，与图1中的LFSR中的DFF_7的数据输入端D的数据在8个时钟周期内的更新一致。也就是说，图12中的DFF_7的数据输入端D在一个时钟周期即可达到图1中的DFF_7的数据输入端D在8个时钟周期达到的状态，DFF_7的数据输入端D的数据不作为第一移位寄存器101的输出数据。
同理，第15数据处理电路具有4个输入端，分别连接至第9触发器至第11触发器以及第15触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第15数据处理电路对第9触发器至第11触发器以及第15触发器的输出数据进行异或处理，异或处理得到的数据输入到第15触发器DFF_15的数据输入端D。第15数据处理电路的结构和连接关系可以参照图12所示的结构和连接关系，第15数据处理电路对第15触发器DFF_15的数据输入端D的更新是一样的原理，在此不再赘述。
可选地，第8数据处理电路具有4个输入端，图13是本申请实施例提供的一种第8数据处理电路的结构示意图。参照图13所示，分别连接至第2触发器至第4触发器以及第8触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第8数据处理电路对第2触发器至第4触发器以及第8触发器的输出数据进行异或处理，异或处理得到的数据输入到第8触发器DFF_8的数据输入端D。
参照图13所示，上述第8数据处理电路由三个异或门级联得到。其中，一个异或门X1的两个输入端分别连接第2触发器DFF_2的输出端Q和第3触发器DFF_3的输出端Q，一个异或门X2的两个输入端分别连接第4触发器DFF_4的输出端Q和第8触发器DFF_8的输出端Q，异或门X3的两个输入端分别连接异或门X1的输出端和X2的输出端，异或门X3的输出端连接DFF_8的数据输入端D。
本申请实施例可以通过第8数据处理电路，将DFF_2至DFF_4和DFF_8的数据输入端D的数据的异或结果更新到DFF_8的数据输入端D，以使DFF_8的数据输入端D的数据在一个时钟周期内的更新，与图1中的LFSR中的DFF_8的数据输入端D的数据在8个时钟周期内的更新一致。也就是说，图13中的DFF_8的数据输入端D在一个时钟周期即可达到图1中的DFF_8的数据输入端D在8个时钟周期达到的状态，DFF_8的数据输入端D的数据不作为第一移位寄存器101的输出数据。
同理，第16数据处理电路具有4个输入端，分别连接至第10触发器至第12触发器以及第16触发器的输出端，用于对4个输入端接收到的输入数据进行异或处理。也就是说，在时钟信号CLK2每次切换时，第8数据处理电路对第10触发器至第12触发器以及第8触发器的输出数据进行异或处理，异或处理得到的数据输入到第16触发器DFF_16的数据输入端D。图13中的DFF_8在一个时钟周期即可达到图1中的DFF_8的数据输入端D在8个时钟周期达到的状态，第16数据处理电路对第16触发器DFF_16的数据输入端D的更新是一样的原理，在此不再赘述。
按照上述图5至图13所示的连接关系可以确定图5所示的各个触发器的数据输入端D在任一时钟周期内的数据。图14是本申请实施例提供的图5所示的第一移位寄存器101各触发器的数据输入端D在不同时钟周期内的数据示意图，图15是本申请实施例提供的图5所示的第二移位寄存器102各触发器的数据输入端D在不同时钟周期内的数据示意图。可以理解的是，图14和图15所示的数据是m＝8，n＝4的情况下的输出数据。
参照图14所示，C0可以为初始状态。在初始状态C0下，第1触发器DFF_1至第8触发器DFF_8的数据输入端D的数据可以分别记为D1至D8。图14示出了时钟周期C1 内触发器DFF_1至DFF_8的数据输入端D的数据与初始状态C0下的数据D1至D8之间的关系。
从图6所示的连接关系中可以看出，在当前时钟周期内，DFF_1的数据输入端D的数据是上一时钟周期内DFF_3至DFF_5的数据输入端D的数据之间的异或结果。从而，在图14所示的下一个时钟周期C1内，第1触发器DFF_1的数据输入端D的数据为D3^D4^D5。
从图7所示的连接关系中可以看出，在当前时钟周期内，DFF_2的数据输入端D的数据是上一时钟周期内DFF_4至DFF_6的数据输入端D的数据之间的异或结果。从而，在图14所示的下一个时钟周期C1内，第2触发器DFF_2的数据输入端D的数据为D4^D5^D6。
从图8所示的连接关系中可以看出，在当前时钟周期内，DFF_3的数据输入端D的数据是上一时钟周期内DFF_1、DFF_5至DFF_7的数据输入端D的数据之间的异或结果。从而，在图14所示的下一个时钟周期C1内，第3触发器DFF_3的数据输入端D的数据为D1^D5^D6^D7。
从图9所示的连接关系中可以看出，在当前时钟周期内，DFF_4的数据输入端D的数据是上一时钟周期内DFF_2、DFF_6至DFF_8的数据输入端D的数据之间的异或结果。从而，在图14所示的下一个时钟周期C1内，第4触发器DFF_4的数据输入端D的数据为D7^D8^D2^D6。
从图10所示的连接关系中可以看出，在当前时钟周期内，DFF_5的数据输入端D的数据是上一时钟周期内DFF_4、DFF_5、DFF_7和DFF_8的数据输入端D的数据之间的异或结果。从而，在图14所示的下一个时钟周期C1内，第5触发器DFF_5的数据输入端D的数据为D4^D5^D7^D8。
从图11所示的连接关系中可以看出，在当前时钟周期内，DFF_6的数据输入端D的数据是上一时钟周期内DFF_1、DFF_3、DFF_4、DFF_6和DFF_8的数据输入端D的数据之间的异或结果。从而，在图14所示的下一个时钟周期C1内，第6触发器DFF_6的数据输入端D的数据为D1^D3^D4^D6^D8。
从图12所示的连接关系中可以看出，在当前时钟周期内，DFF_7的数据输入端D的数据是上一时钟周期内DFF_1至DFF_3和DFF_7的数据输入端D的数据之间的异或结果。从而，在图14所示的下一个时钟周期C1内，第7触发器DFF_7的数据输入端D的数据为D1^D2^D3^D7。
从图13所示的连接关系中可以看出，在当前时钟周期内，DFF_8的数据输入端D的数据是上一时钟周期内DFF_2至DFF_4和DFF_8的数据输入端D的数据之间的异或结果。从而，在图14所示的下一个时钟周期C1内，第8触发器DFF_8的数据输入端D的数据为D2^D8^D3^D4。
比较图14、图2所示的各触发器的数据输入端的数据，图14所示的时钟周期C1内各触发器DFF_1至DFF_8的数据输入端D的数据，与图2所示的时钟周期C8内各触发器DFF_1至DFF_8的数据输入端D的数据一致。也就是说，图5至13所示的第一移位寄存器101可以通过一个时钟周期，达到图1所示的LFSR在8个时钟周期的状态。也可以理解为，本申请实施例的随机数据生成电路100可以通过数据处理电路，建立了图2中的C8内各触发器的数据输入端D的数据和C0内各触发器的数据输入端D的数据之间的关系，从而实现了超前8个时钟周期更新数据以及输出数据。
具体地，参照图2所示，图1中的LFSR电路通过DFF_1输出的数据依次为：D1、D2、D3、D4、D1^D5、D1^D6^D2、D1^D7^D2^D3和D2^D8^D3^D4。
参照图15所示，根据DFF_1至DFF_8的数据输入端D的初始值，将第二移位寄存器102中各触发器DFF_9至DFF_16的数据输入端D在C0的初始值设置为：D1^D5、D1^D6^D2、D1^D7^D2^D3、D2^D8^D3^D4、D1^D3^D4、D2^D4、D3和D4。从而，参照图14所示，C0状态下进行时钟切换之后，第一移位寄存器101通过DFF_1至DFF_4输出的数据依次为D1、D2、D3和D4。参照15所示，C0状态下进行时钟切换之后，第二移位寄存器102通过DFF_9至DFF_12输出的数据为D1^D5、D1^D6^D2、D1^D7^D2^D3、D2^D8^D3^D4。从而，随机数据生成电路100在C0状态下进行时钟切换之后输出的数据分别为：D1、D2、D3、D4、D1^D5、D1^D6^D2、D1^D7^D2^D3、D2^D8^D3^D4，与图2所示的LFSR电路的DFF_1在C0至C7状态下进行时钟切换输出的数据一致。
参照图3所示，在C8至C15状态下进行时钟切换之后，图1中的LFSR电路通过DFF_1 输出的数据依次为：D3^D4^D5、D4^D5^D6、D1^D5^D6^D7、D7^D8^D2^D6、D3^D7^D8、D1^D4^D8、D2^D5和D1^D3^D6。
参照图14所示，在C1状态下进行时钟切换之后，第一移位寄存器101通过DFF_1至DFF_4输出的数据为D3^D4^D5、D4^D5^D6、D1^D5^D6^D7和D7^D8^D2^D6。参照图15所示，第二移位寄存器102通过DFF_9至DFF_12输出的数据为D3^D7^D8、D1^D4^D8、D2^D5和D1^D3^D6。从而，随机数据生成电路100在C0状态下进行时钟切换之后输出的数据分别为：D3^D4^D5、D4^D5^D6、D1^D5^D6^D7、D7^D8^D2^D6、D3^D7^D8、D1^D4^D8、D2^D5和D1^D3^D6，与图3所示的DFF_1在C8至C15状态下进行时钟切换之后输出的数据一致。
可以将图14和15中C1的状态理解为随机数据生成电路100的一个新的初始状态，以进行下一个时钟周期的更新。按照这样的关系可以不断的输出数据，并且两者输出的数据顺序始终相同。
综上所述，相较于图1所示的LFSR，图5至图13所示的连接关系对应的随机数据生成电路100中包括16个触发器，并且通过DFF_1至DFF_4，以及DFF_9至DFF_16可以以8倍的速度生成特征相同的数据。
需要说明是的，由于本申请实施例的随机数据生成电路100中使用m个触发器，每个触发器存储一位数据，那么m个触发器的数据输入端D的数据最多可以为2 m个。那么，两个移位寄存器输出的数据以2 m位为单元重复出现，那么，第一移位寄存器101和第二移位寄存器102输出的数据均以2 (m-1)位为单位重复出现。也就是说，对于大于或等于1且小于或等于m-1的正整数i，当第一移位寄存器101以某一初始值进行随机数据的生成时，第一移位寄存器101输出的第i位数据与第一移位寄存器101输出的第i+j×2 (m-1)位数据相同。同理，当第二移位寄存器102以某一初始值进行随机数据的生成时，第二移位寄存器102输出的第i位数据与第二移位寄存器102输出的第i+j×2 (m-1)位数据相同，j为大于或等于1的正整数。
基于上述随机数据生成电路100的实施例，本申请实施例还提供了一种读写训练电路，包括数据存储电路和前述随机数据生成电路100。随机数据生成电路100中的并转串电路103与数据存储电路连接，用于将随机数据生成电路100生成的数据输入到数据存储电路中进行读写训练。
可选地，所述数据存储电路为DDR5内部存储器。
本申请实施例提供的随机数据生成电路100可以提高生成数据的速度，进而提高对数据存储电路的训练速度和训练效率，节约时间。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
为了方便解释，已经结合具体的实施方式进行了上述说明。但是，上述示例性的讨论不是意图穷尽或者将实施方式限定到上述公开的具体形式。根据上述的教导，可以得到多种修改和变形。上述实施方式的选择和描述是为了更好的解释原理以及实际的应用，从而使得本领域技术人员更好的使用所述实施方式以及适于具体使用考虑的各种不同的变形的实施方式。

Claims (17)

  1. 一种随机数据生成电路，包括：
    第一移位寄存器和第二移位寄存器，用于接收同一时钟信号；
    所述第一移位寄存器包括n个输出端Q1至Qn，所述第二移位寄存器包括n个输出端Qn+1至Q2n，每个所述输出端在所述时钟信号的一个时钟周期内输出1位数据，所述n为大于或等于1的整数；
    并转串电路，耦接所述第一移位寄存器的输出端和所述第二移位寄存器的输出端，用于将一个所述时钟周期内所述输出端Q1至Q2n输出的并行数据转换成串行数据输出；
    所述第一移位寄存器的初始值和所述第二移位寄存器的初始值不同。
  2. 根据权利要求1所述的随机数据生成电路，其中，所述第一移位寄存器和所述第二移位寄存器相同。
  3. 根据权利要求2所述的随机数据生成电路，其中，所述第一移位寄存器和所述第二移位寄存器均包括m个触发器和m个数据处理电路，每一所述触发器的数据输入端对应连接至一个所述数据处理电路的输出端，每一所述触发器的触发输入端用于接收所述时钟信号，所述数据处理电路用于对至少一个所述触发器的输出数据进行逻辑处理，其中，所述第一移位寄存器中n个所述触发器的输出端分别作为所述第一移位寄存器的n个所述输出端，所述第二移位寄存器中n个所述触发器的输出端分别作为所述第二移位寄存器的n个所述输出端，m为大于或等于n的正整数，所述第一移位寄存器的初始值包括所述第一移位寄存器中的所述触发器的数据输入端的初始值，所述第二移位寄存器的初始值包括所述第二移位寄存器中的所述触发器的数据输入端的初始值。
  4. 根据权利要求3所述的随机数据生成电路，其中，所述m为8，所述n为4。
  5. 根据权利要求4所述的随机数据生成电路，其中，所述第一移位寄存器的8个所述触发器依次记为第1触发器至第8触发器，所述第一移位寄存器的8个所述数据处理电路依次记为第1数据处理电路至第8数据处理电路，所述第1触发器至所述第4触发器的输出端依次为所述输出端Q1至Q4；
    所述第二移位寄存器的8个所述触发器依次记为第9触发器至第16触发器，所述第二移位寄存器的8个所述数据处理电路依次记为第9数据处理电路至第16数据处理电路，所述第9触发器至所述第12触发器的输出端依次为所述输出端Q5至Q8。
  6. 根据权利要求5所述的随机数据生成电路，其中，所述第1数据处理电路具有3个输入端，分别连接至所述第3触发器至第5触发器的输出端，用于对所述3个输入端接收的输入数据的异或处理；
    所述第9数据处理电路具有3个输入端，分别连接至所述第11触发器至第13触发器的输出端，用于对所述3个输入端接收的输入数据进行异或处理。
  7. 根据权利要求5所述的随机数据生成电路，其中，所述第2数据处理电路具有3个输入端，分别连接至所述第4触发器至第6触发器的输出端，用于对所述3个输入端接收的输入数据进行异或处理；
    所述第10数据处理电路具有3个输入端，分别连接至所述第12触发器至第14触发器的输出端，用于对所述3个输入端接收的输入数据进行异或处理。
  8. 根据权利要求5所述的随机数据生成电路，其中，所述第3数据处理电路具有4个输入端，分别连接至所述第1触发器，以及所述第5触发器至第7触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
    所述第11数据处理电路具有4个输入端，分别连接至所述第9触发器，以及所述第13触发器至第15触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
  9. 根据权利要求5所述的随机数据生成电路，其中，所述第4数据处理电路具有4个输入端，分别连接至所述第2触发器，以及所述第6触发器至第8触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
    所述第12数据处理电路具有4个输入端，分别连接至所述第10触发器，以及所述第14触发器至第16触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
  10. 根据权利要求5所述的随机数据生成电路，其中，所述第5数据处理电路具有4个输入端，分别连接至所述第4触发器、第5触发器，以及所述第7触发器、第8触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
    所述第13数据处理电路具有4个输入端，分别连接至所述第12触发器、第13触发器，以及所述第15触发器、第16触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
  11. 根据权利要求5所述的随机数据生成电路，其中，所述第6数据处理电路具有5个输入端，分别连接至所述第1触发器、第3触发器、所述第4触发器、所述第6触发器和所述第8触发器的输出端，用于对所述5个输入端接收到的输入数据进行异或处理；
    所述第14数据处理电路具有5个输入端，分别连接至所述第9触发器、第11触发器、所述第12触发器、所述第14触发器和所述第16触发器的输出端，用于对所述5个输入端接收到的输入数据进行异或处理。
  12. 根据权利要求5所述的随机数据生成电路，其中，所述第7数据处理电路具有4个输入端，分别连接至所述第1触发器至所述第3触发器以及所述第7触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
    所述第15数据处理电路具有4个输入端，分别连接至所述第9触发器至所述第11触发器以及所述第15触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
  13. 根据权利要求5所述的随机数据生成电路，其中，所述第8数据处理电路具有4个输入端，分别连接至所述第2触发器至所述第4触发器以及所述第8触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理；
    所述第16数据处理电路具有4个输入端，分别连接至所述第10触发器至所述第12触发器以及所述第16触发器的输出端，用于对所述4个输入端接收到的输入数据进行异或处理。
  14. 根据权利要求3至13任一项所述的随机数据生成电路，其中，所述第一移位寄存器和所述第二移位寄存器输出的数据均以2 (m-1)位为单位重复出现。
  15. 根据权利要求5至13任一项所述的随机数据生成电路，其中，所述第9触发器的数据输入端的初始值是所述第1触发器的数据输入端的初始值和所述第5触发器的数据输入端的初始值的异或结果；
    所述第10触发器的数据输入端的初始值是所述第1触发器的数据输入端的初始值、所述第2触发器的数据输入端的初始值和所述第6触发器的数据输入端的初始值的异或结果；
    所述第11触发器的数据输入端的初始值是所述第1触发器的数据输入端的初始值、所述第2触发器的数据输入端的初始值、所述第3触发器的数据输入端的初始值和所述第7触发器的数据输入端的初始值的异或结果；
    所述第12触发器的数据输入端的初始值是所述第2触发器的数据输入端的初始值、所述第3触发器的数据输入端的初始值、所述第4触发器的数据输入端的初始值和所述第8触发器的数据输入端的初始值的异或结果；
    所述第13触发器的数据输入端的初始值是所述第1触发器的数据输入端的初始值、所述第3触发器的数据输入端的初始值和所述第4触发器的数据输入端的初始值的异或结果；
    所述第14触发器的数据输入端的初始值是所述第2触发器的数据输入端的初始值和所述第4触发器的数据输入端的初始值的异或结果；
    所述第15触发器的数据输入端的初始值是所述第3触发器的数据输入端的初始值；
    所述第16触发器的数据输入端的初始值是所述第4触发器的数据输入端的初始值。
  16. 一种读写训练电路，包括数据存储电路和权利要求1至15任一项所述的随机数据生成电路，所述随机数据生成电路中的并转串电路与所述数据存储电路连接，用于将所述随机数据生成电路生成的数据输入到所述数据存储电路中进行读写训练。
  17. 根据权利要求16所述的读写训练电路，其中，所述数据存储电路为DDR5内部存储器。
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