SU1016784A1 - Устройство дл формировани адресов - Google Patents

Устройство дл формировани адресов Download PDF

Info

Publication number
SU1016784A1
SU1016784A1 SU823380917A SU3380917A SU1016784A1 SU 1016784 A1 SU1016784 A1 SU 1016784A1 SU 823380917 A SU823380917 A SU 823380917A SU 3380917 A SU3380917 A SU 3380917A SU 1016784 A1 SU1016784 A1 SU 1016784A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
counter
switch
address
Prior art date
Application number
SU823380917A
Other languages
English (en)
Inventor
Акилбек Тулепбекович Клышбаев
Original Assignee
Дальневосточный Ордена Трудового Красного Знамени Политехнический Институт Им.В.В.Куйбышева
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Дальневосточный Ордена Трудового Красного Знамени Политехнический Институт Им.В.В.Куйбышева filed Critical Дальневосточный Ордена Трудового Красного Знамени Политехнический Институт Им.В.В.Куйбышева
Priority to SU823380917A priority Critical patent/SU1016784A1/ru
Application granted granted Critical
Publication of SU1016784A1 publication Critical patent/SU1016784A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСОВ, содержгидее счетчик адреса, сумматор по гпо612, счетчик шага, два коммутатора , тактовый вход устройства соединен со счетным входом счетчика адреса, первый и второй разр дные выходы которого соединены соответственно со счетным входом счетчика шага и с информационным входом первого ксмлмутатора, адресный вход которого соединен с выходом счётчика шага, выход второго коммутатора  вл етс  выходом устройства, отличающеес  тем, что, с цельм упрощени  управлени  устройством,оно содержит дешифратор и элемент ИЛИ, приг чем выход младшего разр да счетчика адреса соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом старшего разр да счетчика шага и первым информационным входом второго коммутатора, выход дешифратора соединен с первым входе сумматора потоа2, второй вход которого соединен с вторым разр дным выходом счетчика адреса и с вторым информационным входом второго коммутатора , третий информационный вход которого соединен с выходом сумма (Л тора nornod2 и информёщионным входом счетчика адаеса,управл ющий вход с которого соединен с выходом первого коммутатора, второй вход дешифратора соединен с выходом счетчика шага, выход элемента ИЛИ соединен с управл ющим входом дешифратора. 0:) 00 4:

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении устройства, реализующего ортогональное преобразование , в частности преобразование Фурье, Уолша.
Известен блок формировани  адресо дл  устройства, реализующего быстрое преобразование Фурье, содержащий счетчик, выход которого соединен с первым входом узла выдачи адресов, выход узла  вл етс  выходом устройства CilНедостатком известного блока  вл етс  сложность построени  счетчика, который требует реконфигурации на каждом шаге преобразовани , кроме того, дл  проведени  цифроинверсии в безызбыточных алгоритмах требуетс  включение дополнительных элементов, что снижает коэффициент используемости оборудовани  и усложн ет управление устройством.
Известно устройство дл  формировани  адресов, содержащее счетчик адреса, счетчик шага, два коммутатора , генератор, сдвигающий регистр и сумматор С2.
Однако такое устройство характеризуетс  сложностью управлени .
Цель изобретени  - упрощение управлени  устройством.
Поставленна  цель достигаетс  тем тем, что устройство дл  формировани  адресов, содержащее счетчик адреса , сумматор на mod 2, счетчик шага, два коммутатора, тактовый вход устг ройства соединен с счетным входом . счетчика адреса, первый и второй разр дные выходы которого соединены соответственно со счетным входом счетчика шага и с информационным входом первого коммутатора, адресный вход которого соединен с выходом счетчика шага, выход второго коммутатора  вл етс  выходом устройства, содержит дешифратор и элемент ИЛИ, причем выход младшего разр да счет-. чика адреса соединен с первым входом элемента ИЛИ, второй вход которого св зан с выходом старшего разр да счетчика шага и первым информационным входом второго коммутатора, выход дешифратора соединен с первым входом сумматора по 2, второй вход которого св зан с вторьом разр дным выходом счетчика адреса и с вторым информационным входом второго коммутатора, третий информационный вход которого соединен с выходом сумматора по moot 2 и с информацтонным входом счетчика адреса, управл ющий вход которого св зан с .выходом первого коммутатора, второй вход дешифратора соединен с выходом счетчика , выход элемента ИЛИ соединен с управл ющим входсм дешифратора ..
В цел х упрощени  управлени  блоком старший разр д счетчика шага использован дл  блокировки дешифратора , а младший разр д счетчика адреса - дл  управлени  адресом второго коммутатора, что делает достаточным дл  предлагаемого устройства наличие только тактирующих сигналов.
Цифроинверси  достигаетс  путем цифроинверсного пор дка соединени  счетчика адреса и второго коммутатора .
На чертеже показана структурна  схема устройства.
Устройство содержит счетчик 1 адреса, счетчик 2 шага, дешифратор 3, сумматор 4 по mod 2, коммутатор 5,коммутатор 6, элемент ИЛИ 7, вход 8 тактирующих сигналов, выход 9 устройства .
Устройство работает следующим образом.
Счетчик 1  вл етс  генератором верхних адресов, текущие значени  этих адресов через вход коммутатора :5 подаютс  на выход 9 устройства :при наличии в нулевом разр де счетчика 1 логического нул . При единице коммутатор 5 на выход 9 коммутирует выход сумматора 4, который  вл етс  выходом генератора адресов нижнего р да. Адреса нижнего р да представл ют собой сумму по mod 2 текущего значени  адреса верхнего р да и унитарного кода номера шага, который снимаетс  с выхода дешифратора 3. Номер шага представлен на счетчике 2 шага. Адреса дл  восьмиточечного преобразовани  приведены в таблице . На каждом шаге преобразовани  проводитс  переустановка счетчика 1, T.ei запись в счетчик 1 информации с выхода дешифратора 3. Причем частота в счетчик 1 представл етс  как f /2 где f - частота тактовых сигналов, поступакнцих в счетчик 1 по входу 8, i - номер шага преобразовани . Переустановка счетчика 1 осуществл етс  коммутатором 6. На этом шаге признак дополнительного шага блокирует дешифратор 3 и коммутатор передает адрес с выхода сумматора 4 на выход 9 устройства. Поскбльку дешифратор 3 заблокирован, то сумма по mod 2 на выходе сумматора 4  в летс  цифроинверсией текущего значени  адреса на счетчике 1.
Таким образом, дл  формировани  адреса дл  устройства, реализующего ортогональное преобразование, использование дешифратора и сумматора по mod 2, кроме операции адресов нижнег р да, позвол ет осуществить цифроинверсию . Это дополнительно повышает коэффициент используемости оборудовани .
Кроме того, существенно упрс цаетс  управление блоком, потому что дл 
предлагаемого блока достаточно только наличи  тактирующих сигналов. К тому же он характеризуетс  слабой
зависимостью объема оборудовани  от числа преобраз1ге1 1Х точек .

Claims (1)

  1. УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСОВ, содержащее счетчик адреса, сумматор по mod 2, счетчик шага, два коммутатора , тактовый вход устройства соединен со счетным входом счетчика адреса, первый и второй разрядные выходы которого соединены соответственно со счетным входом счетчика шага и с информационным входом первого коммутатора, адресный вход которого соединен с выходом счётчика шага, выход второго коммутатора является выходом устройства, о т л и чающее с я тем, что, с целью упрощения управления устройством,оно содержит дешифратор и элемент ИЛИ, при^ чем выход младшего разряда счетчика адреса соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом старшего разряда счетчика шага и первым информацион ным входом второго коммутатора, выход дешифратора соединен с первым входом сумматора по то<32, второй вход которого соединен с вторым разрядным выходом счетчика адреса и с вторым информационным входом второго коммутатора, третий информационный вход которого соединен с выходом сумматора по mod 2и d информационным входом счетчика адреса,управляющий вход которого соединен с выходом первого коммутатора, второй вход дешифратора соединен с выходом счетчика шага, выход элемента ИЛИ соединен с управляющим входом дешифратора.
SU823380917A 1982-01-06 1982-01-06 Устройство дл формировани адресов SU1016784A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823380917A SU1016784A1 (ru) 1982-01-06 1982-01-06 Устройство дл формировани адресов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823380917A SU1016784A1 (ru) 1982-01-06 1982-01-06 Устройство дл формировани адресов

Publications (1)

Publication Number Publication Date
SU1016784A1 true SU1016784A1 (ru) 1983-05-07

Family

ID=20992083

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823380917A SU1016784A1 (ru) 1982-01-06 1982-01-06 Устройство дл формировани адресов

Country Status (1)

Country Link
SU (1) SU1016784A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР 548863, кл. (; 06 F 15/31, 1975. 2. Авторское свидетельство СССР по за вке 3370103/18-24, кл. G 06 F 9/36, 1982 (прототип). *

Similar Documents

Publication Publication Date Title
US3905030A (en) Digital source of periodic signals
SU1016784A1 (ru) Устройство дл формировани адресов
US3373269A (en) Binary to decimal conversion method and apparatus
SU686034A1 (ru) Многоканальное цифровое сглаживающее устройство
SU1087988A1 (ru) Накапливающий сумматор
SU1026300A1 (ru) Преобразователь код-фаза
RU2097828C1 (ru) Программируемый цифровой фильтр
SU766018A1 (ru) Делитель частоты следовани импульсов
SU1401509A1 (ru) Графический интерпол тор
SU1504803A1 (ru) Формирователь к-ичиых кодов
SU892441A1 (ru) Цифровой делитель частоты с дробным коэффициентом делени
SU641658A1 (ru) Многопрограмный делитель частоты
SU799148A1 (ru) Счетчик с последовательным переносом
SU905857A1 (ru) Запоминающее устройство
SU453739A1 (ru) Постоянное запоминающее устройство
RU1791813C (ru) Устройство дл делени чисел на константу типа 2 @ + 1
SU1035787A1 (ru) Преобразователь код-напр жение
SU1171784A1 (ru) Умножитель
SU1007096A1 (ru) Устройство дл ввода информации
SU748878A1 (ru) Распределитель импульсов
RU2057364C1 (ru) Программируемый цифровой фильтр
SU1030800A1 (ru) Устройство дл логарифмировани
SU754412A1 (ru) Устройство для умножения 1
SU485454A1 (ru) Анализатор случайных двоичных последовательностей
SU481042A1 (ru) Устройство дл решени систем линейных алгебраических уравнений