JP5059828B2 - プログラマブルデュアルエッジトリガードカウンター - Google Patents

プログラマブルデュアルエッジトリガードカウンター Download PDF

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Description

背景
関連出願
この出願は、２００３年１月３日に出願された米国仮出願６０／４４４，３３６に対する優先権を主張する。
技術分野
この発明は、デジタル電子回路に関連し、特にプログラマブルカウンターに関連する。
関連技術の記載
カウンターはイベントを追跡するために多様なデジタル回路において使用される。
さらに、カウンターは、クロック信号および他の波形を合成するために使用される。
一般に、第２の（下位）クロック周波数はカウンターを使用して、第１の（上位）クロック周波数から合成される。
典型的には、簡単なＭ／Ｎ：Ｄタイプカウンターが使用される。
この場合ＭとＮが整数で、Ｄが出力クロックのデューティサイクルである。
Ｔｈｅ Ｍ／Ｎ：Ｄカウンターは典型的に、第１クロック周波数からのパルスをカウントし、周期的に第２のクロック周波数でパルスを出力する立ち上がりエッジカウンターとして実施される。すなわち、Ｍ／Ｎカウンターは、基準クロックまたは入力クロックのＮパルス毎にＭパルスを出力する。従来のＭ／Ｎ：Ｄカウンターは、Ｍの出力パルスの各々の立ち上がりエッジが基準クロックの立ち上がりエッジから派生されるように基準クロックに同期する。
これは、第１クロック周波数が第２クロック周波数の整数倍であるとき、相対的に直接的である。しかしながら、第１のクロックが第２のクロックの整数倍でない場合、クロック合成のタスクはやや挑戦的である。例えば、基準クロックが５メガヘルツ（ＭＨｚ）のクロックでり、従来の開示に従って、１．５ＭＨｚクロックを合成する必要がある場合、Ｍ＝３およびＮ＝１０にプログラムされたＭ／Ｎカウンターは、基準クロックを３／１０と効率的に乗算し、または基準クロックの１０クロックパルス毎に３つのクロックパルスを出力する。
この従来の回路では、カウンターの分解能は１つの完全なクロック周期である。この２００ナノ秒の誤差または５ＭＨｚ基準クロックの例における１クロック周期は、当業者にはジッターとして知られている。従来のＭ／Ｎ：Ｄカウンターを用いて合成されたクロック信号は、過度のクロックジッターに悩む。なぜなら、従来のＭ／Ｎ：Ｄカウンターは、カウンターシーケンスの同じポイント（すなわち、ロールオーバー(rollover)ポイント)からの出力クロックエッジを発生する。ロールオーバーポイントは、カウンターが前のカウントを終了し、新しいカウントを始めるポイントである。その結果、出力クロックジッターは、理想的な出力クロックエッジがカウンター周期の最後のクロックエッジおよびロールオーバークロックエッジとの間のどこかに常に存在するという事実にもかかわらず、ゼロから入力基準クロックの周期に変化するであろう。
そのようなジッターはある高精度のアプリケーションに対しては、受け入れることができない。そのような１つのアプリケーションはユニバーサルシリアルバス（ＵＳＢ）アプリケーションである。このアプリケーションでは、ジッターは、クロック修復動作に干渉するので受け入れることができない。別の実例となるアプリケーションはアナログディジタル変換アプリケーションである。このアプリケーションでは、ジッターは受け入れることができない。なぜなら、ジッターは、予測できないデータ変換レートおよび過度の雑音を生じるからである。これらおよび他のアプリケーションの場合、Ｍ／Ｎ：Ｄカウンターが高周波で動作することが重要である。しかしながら、技術的によく知られているように、Ｍ／Ｎ：Ｄカウンターの入力クロック周波数レンジは、直接的に、出力クロックのジッターの量に相関する。
したがって、改善されたジッター性能を備えた改善されたＭ／Ｎカウンターのための技術の必要性がある。この発明は、以下の詳細な説明および添付図面から明白になるであろうこの利点および他の利点を提供する。
この開示は、プログラマブルクロック回路を用いて出力クロック信号を発生するためのシステムおよび方法を提供する。例示実施形態において、プログラマブルクロック回路は、所定の周波数を有し、各クロックサイクルに関連する立ち上がりエッジおよび立ち下りを有する入力クロック信号から周波数を発生する。回路は、入力クロック信号を受信し、入力クロックのＮサイクルごとにＭサイクルの周波数を有するカウンター信号を発生するように構成されたカウンターを含む。カウンターに接続する比較器は、カウンターのカウント値を所定のカウント値と比較し、比較に関連した比較器信号を発生する。制御回路は、比較器信号に基づいて出力クロック信号を発生し、それにより入力クロック信号の立ち上がりエッジまたは立ち下りに基づいて出力クロック信号の立ち上がりエッジを選択し、および入力クロック信号の立ち下りまたは立ち上がりエッジに基づいて出力クロック信号の立ち下りを選択する。
一実施形態において、制御回路は、カウンターが０以上かつＭ／２未満の値を有することを比較器が示すなら、出力クロック信号の立ち上がりエッジが入力クロック信号の立ち上がりエッジに基づく出力クロック信号を発生する。反対に、制御回路は、比較器がＭ／２以上かつＭ未満の値をカウンターが有することを示すなら、出力クロック信号の立ち上がりエッジが入力クロック信号の立ち下りに基づく出力クロック信号を発生する。
一実施形態において、カウンターはＭ／Ｎ：Ｄカウンターである。この場合Ｎ／Ｄは、出力クロック信号の平均デューティサイクルである。一実施形態において、カウンターがＤ以上でＤ＋Ｍ／２未満の値を有することを比較器が示すなら、制御回路は、出力クロック信号の立ち下りが入力クロック信号の立ち上がりエッジにもとづく、出力クロック信号を発生する。反対に、カウンターがＤ＋Ｍ／２以上かつＤ＋Ｍ未満の値を有することを比較器が示すなら、出力クロック信号の立ち下りが入力クロック信号の立ち下りに基づく出力クロック信号を発生する。
一実施形態において、Ｄの値は、半整数分解能を用いて選択してもよい。これは、Ｎのすべての値に対して一定のデューティサイクルを有し、Ｎの偶数値に対して５０％のデューティサイクルを有する半整数による完全な分割を可能にする。カウンター回路は、また、出力クロック信号に５０％のデューティサイクルを供給するために時間ジッターまたは周波数スパー（spurs)を有さないモジュロ−Ｎ分割を行ってもよい。
他の実施形態において、プログラマブルクロック回路は、所定の周波数を有する入力クロック信号と制御回路を含む。制御回路は、入力クロックのＮサイクルごとにＭサイクルの周波数を有する出力クロック信号を発生し、さらに、入力クロック信号の立ち上がりエッジまたは立ち下りに基づいて出力クロック信号の立ち上がりエッジを選択し、入力クロック信号の立ち上がりエッジまたは立ち下りに基づいて出力クロック信号の立ち下りを選択する。一実施形態において、制御回路は、ステートマシンを含む。ステートマシンは、出力クロック信号の立ち上がりエッジが入力クロックの立ち上がりエッジに基づく出力クロック信号の選択されたサイクルを発生するとともに、出力クロック信号の立ち上がりエッジが入力クロックの立ち下りに基づく出力クロックサイクルの選択されたサイクルを発生する。ステートマシンは、さらに出力クロック信号の立ち下りが入力クロック信号の立ち上がりエッジに基づく、出力クロック信号の選択されたサイクルを発生するとともに、出力クロック信号の立ち下りが入力クロックの立ち下りにもとづく出力クロック信号の選択されたサイクルを発生する。
さらに他の実施形態において、この回路はデータを含む記憶エリアを含んでいてもよい。このデータは、出力クロック信号のＭサイクルのどのサイクルが入力クロックの立ち上がりエッジに基づいて立ち上がりエッジを有するかを示すとともに、出力クロックのＭサイクルのどのサイクルが入力クロックの立ち下りに基づいて立ち上がりエッジを有するかを示す。制御回路は、出力クロック信号を発生するためにこの記憶エリアデータを使用する。
他の実施形態において、記憶エリアはデータを含んでいてもよい。このデータは、出力クロック信号のＭサイクルのどのサイクルが入力クロックの立ち上がりエッジに基づいて立ち下りを有するかを示すとともに、出力クロック信号のＭサイクルのどのサイクルが入力クロックの立ち下りに基づいて立ち下りを有するかを示す。制御回路は、出力クロック信号を発生するために記憶エリアデータを使用する。
さらに他の実施形態において、 回路は、制御回路を無効にするためにモード制御入力を含む。この場合、制御回路において、モード制御入力は、カウンター値に関係なく出力クロック信号の立ち上がりエッジおよび立ち下りが入力クロック信号の立ち上がりエッジに基づく出力クロック信号を発生する。
図１は、入力クロックの立ち上がりエッジを使用して出力クロックの立ち上がりエッジおよび立ち下りをトリガーする従来のＭＩＮカウンターにより使用される一連の波形を図解する。 図２は、出力クロックの立ち上がりエッジをトリガーするために入力クロックの立ち上がりエッジまたは立ち下りを選択するためのさらなる回路を利用するクロック回路のための一連の波形および関連するスペクトルを図解する。 図３は、出力クロックの立ち上がりエッジおよび立ち下りの両方をトリガーするために入力クロックの立ち上がりエッジまたは立ち下りを選択するためのさらなる回路を利用するクロック回路のための一連の波形および関連するスペクトルを図解する。 図４は、出力クロックの論理レベルおよび出力クロックの遷移のポイントを決定するために使用される累積された位相値を図解する。 図５は、図３の波形を発生するために使用される回路の例示実施を図解するブロック図である。 図６は、図３の波形を発生するために使用される回路の他の実施の一例を図解するブロック図である。
Ｍ／Ｎ：Ｄカウンターの利点は、良く知られており、入力または基準クロックの非整数デバイザー(devisor)を発生する能力を含む。入力クロックの立ち上がりエッジにのみ同期したシステムの波形タイミングは、ここに記載したｋの発明の理解を支援するであろう。
図１は、出力クロック信号の立ち上がりエッジをトリガーするために入力クロックの立ち上がりエッジだけの使用を図解する一連の波形である。図１に図解される例において、入力クロック（上の波形）は、１００メガヘルツ（ＭＨｚ）の周波数を有している。図１に図解される例において、Ｍ＝３、Ｎ＝７、およびＤ＝３である。技術的に知られているように、従来のＭ／Ｎ：Ｄカウンターは、７つの入力クロックパルス（すなわちＮ＝７）ごとに３つの出力クロックパルスを生成するであろう。波形関係についての理解を容易にするために、入力クロックサイクルはＮ＝７の値に対応して０乃至６の番号がつけられ、出力波形（理想的出力クロックおよびＭ／Ｎ出力クロック）は、Ｍ＝３に対応するように０乃至２のラベルがつけられている。
図１の真ん中の波形は、理想的な出力クロックを図解する。理想的な出力クロックの立ち上がりエッジは、通常、入力クロックの立ち上がりエッジまたは立ち下りと一致しないことが留意されるべきである。
図１の下の波形は、立ち上がりエッジが常に入力クロックの立ち上がりエッジに同期するＭ／Ｎ：Ｄカウタンーの出力を図解する。入力クロックの立ち上がりエッジのみへの同期は、顕著なジッターを生じる。そのような回路構成のためのジッターは、１入力クロック周期に等しくすることができる。１入力クロック周期は、図１に図解される例において、１０ナノ秒（ｎｓ）である。プログラマブルカウンター値（すなわち、Ｍ＝３およびＮ＝７）の選択により、絶対ジッターは、６．７ナノ秒である。
この発明は、出力クロックの立ち上がりエッジおよび立ち下りが基準クロックの立ち上がりエッジまたは立ち下りに同期してもよい回路に向けられている。基準クロックの立ち上がりエッジまたは立ち下りに対する出力クロックの立ち上がりエッジの同期は、技術的に知られており、例えば、米国特許第６，４４９，３２９に記載されている。
上で参照した特許に記載された回路は、入力または基準クロックと出力クロックとの間で１サイクル遅延を実施する。１サイクル遅延の期間に、比較器は、累積されたカウントを解析し、出力クロックの立ち上がりエッジが、ロールオーバーポイントのための基準クロックの立ち上がりエッジに基づいて、または基準クロックの先行するクロックサイクルの立ち下りに基づいてトリガーされなければならないかどうか決定する。
例示実施形態において、ロールオーバー値がＭ／２未満である場合、ロールオーバークロックエッジは理想的な出力クロックエッジに近づく。この状況では、出力クロックは、入力クロックの立ち上がりエッジに基づいてトリガーされる。ロールオーバー値がＭ／２より大きな場合、ロールオーバー立ち上りクロックエッジに先行する、立ち下りクロックエッジはより近いエッジであり、出力クロックは、先行する入力クロックサイクルの立ち下りに基づいてトリガーされる。
米国特許第６，４４９，３２９において、出力クロックの立ち上がりエッジをトリガーするために入力クロックの立ち上がりエッジまたは立ち下りの選択を可能にする回路が開示されている。そのような構成の利点は、図２の検査に関して最も理解される。
この場合も先と同様に、１００ＭＨｚクロックを利用し、Ｍ／Ｎ：Ｄカウンターは、Ｍ＝３、Ｎ＝７、およびＤ＝３の値を有する。発明の理解を支援するために、値Ｎ＝７に対応して入力クロックサイクルは０乃至６の番号がつけられ、出力波形（すなわち、理想的な出力クロックとＭ／Ｎ出力クロック)は、値Ｍ＝３に対応して０乃至２のラベルがつけられた。図３の上の波形は、１００ＭＨｚの方形波である。理想的なクロック入力の対応するスペクトルは波形の右に示され、１００ＭＨｚに中心を持つ大きなピークを有する。当業者は、奇数オーダーの高調波も存在するが、第１の奇数オーダーの高調波は３００ＭＨｚで生じるので、図２のスペクトルには図解されていないことを理解するであろう。
図２の真ん中の波形は理想的な出力クロックである。このクロックの立ち上がりエッジと立ち下りは典型的に入力クロックの立ち上がりエッジおよび立ち下りと一致しない。
理想的な出力クロックのスペクトルは波形の右に示される。スペクトル内の最大のピークは、４２．８ＭＨｚ（すなわち、３／７×１００ＭＨｚ)において所望の出力信号に相当する。理想的な出力クロックのための出力クロックスペクトルは、予期された奇数オーダーの高調波のみを含み、第１奇数オーダー高調波のみが略１２８．５ＭＨｚにおいて示されていることに留意する必要がある。
図２の下の波形は、Ｍ／Ｎ：Ｄクロックである。この場合、出力クロックの立ち上がりエッジは、入力クロックの立ち上がりエッジまたは立ち下りから選択的にトリガーされる。上に記述されるように、回路は、第１出力クロックパルスの発生において、１サイクルの遅延を使用する。これにより、出力クロックの解析が可能となり、回路は、入力クロックの次の立ち上がりエッジからずれてトリガーしたりまたは、以前のクロックサイクルの立ち下りからトリガーすることが可能となる。
図２の下の波形において、上向きを指す矢は、入力クロックの立ち上がりエッジによりトリガーされる出力クロックパルスを示すために使用され、下方へ指す矢は、入力クロックの立ち下がりエッジによりトリガーされる出力クロックパルスの立ち上がりエッジを示すために使用される。図２で見ることができるように、第２のクロックパルス（すなわち、図２において、１とラベルが付けられたパルス)の立ち上がりエッジは、パルス４の立ち上がりエッジではなく入力クロックのパルス３の立ち下がりエッジによりトリガーされる。クロック発生へのそのようなアプローチは、従来技術において知られているクロック発生へのアプローチからジッターを顕著に減少する。
この回路アーキテクチャは、２の因数だけ立ち上がりエッジにおいて有効にジッターを低減する。すなわち、立ち上がりエッジにおける最大ジッターは、Ｔ／２であり、この場合Ｔは、入力クロックの周期である。Ｍ／Ｎ：Ｄクロックの性質により、図２の下の波形の右に示される、クロックパワースペクトルの出力スパーは、１／Ｎ、２／Ｎ、３／Ｎ．．．Ｍ／Ｎ，．．．Ｍ／Ｎ，(Ｎ＋１）／Ｎ，．．．において生じる。最大のスパイクは、所望出力周波数（すなわち、Ｍ／Ｎ×入力周波数）に中心がある。図２に図解された例において、最大のスパイクは３／７ ｘ １００ＭＨｚで生じる。それは４２．８ＭＨｚである。理解できるように、入力または基準周波数が一定であり、ＭとＮが相対的に素数であると仮定すると、Ｎの値が大きければ大きいほど、スパーは、出力スペクトル内で近くなる。「互いに素数」という用語は、２つの数（すなわち、ＭとＮ)が共通に因数を有していないことを示す、技術的に知られた用語である。
米国特許第６，４４９，３２９に記載されたクロック回路は、Ｍ／Ｎ×入力周波数における所望の信号を生成する。出力クロックスペクトラムのスパーの近接は、望ましくない干渉を生じるかもしれない。図２の各クロックパルスの立ち下りは、入力クロックパルスの立ち上がりエッジでトリガーされることに注意する必要がある。
ここに記載されたアプローチは、出力クロックの立ち上がりエッジおよび立ち下りの両方を解析し、入力クロックの立ち上がりエッジまたは立ち下りに基づいて出力クロックの立ち上がりエッジおよび立ち下りをトリガーする。出力クロックの立ち上がりエッジおよび立ち下りは、時間的に理想的な位置に近いので、回路ジッターは顕著に低減される。
ある項の定義は、出力クロック信号の立ち上がりエッジおよび立ち下りに対して入力クロック信号の立ち上がりエッジまたは立ち下りの選択により供給される回路性能改善のより完全な理解を提供するであろう。「絶対ジッター」という用語は、理想的なクロックエッジの時間における位置とある開始点から測定した実際のクロックエッジとの間の差分として定義される。この開始点がどこかによって、Ｍ／Ｎ：Ｄカウンターの絶対ジッターは、−Ｔ／２＜絶対ジッター＜Ｔ／２であり、但しＴは入力クロックの周期である。「サイクルごとのジッター」という用語は、２つの連続する出力クロックサイクル間における時間的な差分として定義される。図１の例では、サイクルごとのジッターは、１０ｎｓである。図２の例において、立ち上がりエッジ時間サイクルごとのジッターは、５０％改善されるが、出力クロック信号の立ち下りにより測定されたサイクルごとのジッターは依然として１サイクルである。図３の出力波形において、出力クロックの立ち上がりエッジから立ち上がりエッジまたは立ち下りから立ち下りで測定されたサイクルごとのジッターの最悪のケースはＴ／２である。「最小周期」という用語は、出力クロックの最小周期である。
このパラメーターは重要である。なぜならば、このパラメーターは、クロックを使用する回路が動作するのに必要な最速の周波数を表すからである。図１の例では、最小の周期は２０ｎｓである。Ｍ／Ｎ：Ｄカウタンーの出力は、平均周波数がプログラムされた周波数である出力信号を発生することを当業者は認識するであろう。図１乃至２に図解された例において、出力周波数は、３／７×１００ＭＨｚであり、これは、４２．８メガヘルツに等しい。しかしながら、サイクルごとにみると、回路は、２０ナノ秒の最小周期を有しているかもしれない。したがって、このクロックを使用するどんなデジタル回路も、最大の瞬時周波数を提供するために５０ＭＨｚで正確に動作しなければならない。
図３は、この開示に従って設計された理想的な入力クロック、理想的出力クロックおよびＭ／Ｎ：Ｄカウタンーのための波形および関連するスペクトルを図解する。この場合も先と同様に、図３に図解される例は、１００ＭＨｚ入力クロックを使用し、Ｍ＝３、Ｎ＝７、およびＤ＝３のカウンター値を有し、入力クロックと出力クロックの個々のパルスは、それぞれ、０乃至６および０乃至２のラベルが付けられる。上の波形は、理想的な入力クロックのいくつかのサイクルを図解し、その右に、それに関連するスペクトルがある。真ん中の波形は、理想的なクロック出力であり、その立ち上がりエッジおよび立ち下りは、典型的には、入力クロックの立ち上がりエッジまたは立ち下りに一致しない。理想的な出力クロックに関連したスペクトルは、波形の右に示される。
選択可能な立ち上がりエッジおよび立ち下りを有するＭ／Ｎ：Ｄカウンターの出力は、図３の下の波形に図解される。波形中の上向矢印記号は、入力クロックの立ち上がりエッジによりトリガーされるリーディングおよびトレイリング出力クロックエッジを図解し、下向き矢印記号は、入力クロックの立ち下りによりトリガーされる立ち上がりエッジまたは立ち下りを示す。図３に図解されるように、クロックパルス０の立ち上がりエッジは、入力クロックの立ち上がりエッジによりトリガーされ、その同じ出力クロックパルス（すなわち、クロックパルス０)の立ち下りは、入力クロックの立ち下りによりトリガーされる。出力クロックパルス１の立ち上がりエッジおよび立ち下りは両方とも入力クロックの立ち下りによりトリガーされ、出力クロックパルス２の立ち上がりエッジおよび立ち下りは両方とも入力クロックの立ち上がりエッジによりトリガーされる。
したがって、出力クロックの立ち上がりエッジおよび立ち下りは両方とも、出力クロックの立ち上がりエッジおよび立ち下りの両方のサイクルジッターを最小にするように、入力クロックの立ち上がりエッジまたは立ち下りによりトリガーされる。バランストエッジトリガードカウターと呼んでもよい、この技術は、Ｔ／２の最大立ち上がりエッジ時間サイクルジッターを有し、およびＴ／２の最大立ち下がりエッジ時間サイクルジッターを有する。但し、Ｔは、入力クロックの周期である。これは、シングルエッジ（すなわち、入力クロックの立ち上がりエッジにのみ同期する)またはデュアルエッジ（すなわち、出力クロックの立ち上がりエッジは、入力クロックの立ち上がりエッジまたは立ち下りに同期される)回路設計に比べて立ち下がりエッジ時間サイクルジッターを２の因数だけ低減する。
下記の表１は、様々なクロッキングシステムの特性を比較する。比較のなかに含まれているのは一般的な単一エッジクロックシステムである。このシステムにおいて、出力クロックの立ち上がりエッジおよび立ち下りは、入力クロックの立ち上がりエッジのみに基づく。さらに、表１に示されるのはデュアルエッジシステムの特性である。このシステムにおいて、出力クロックの立ち上がりエッジは、入力クロックの立ち上がりエッジまたは立ち下りに基づいていてもよい。最後に、表１は、さらに回路１００（図５参照)のような平衡デュアルエッジ回路を図解する。この回路において、出力クロックサイクルの立ち上がりエッジおよび立ち下りは、入力クロックの立ち上がりエッジまたは立ち下りに基づいていてもよい。
Figure 0005059828
上の表１において、出力クロック信号の立ち上がりエッジおよび立ち下りのための最小周期は、プログラムされたＮおよびＭ並びに基準クロックの周波数に関連する。「floor(N/M)」という用語は、最も近い整数値に丸め込まれたＮ／Ｍの値を指す。ここに記載された平衡デュアルエッジ回路は、５０％デューティサイクルでモジュロ−Ｎ出力信号を発生することができるという点において、シングルエッジトリガードカウンターおよびデュアルエッジトリガードカウンターに対して改善を有する。これを達成するために、プログラムカウンタ値Ｍは、任意のＮ≧２に対して１に設定され、Ｄ＝Ｎ／２に設定される。その他のデューティサイクルが所望であるなら、プログラマブルパラメーターＤは、以下の関係を満足するようにプログラムしてもよい。１≦Ｄ≦（Ｎ−１）。
平衡デュアルエッジトリガードＭ／Ｎ：Ｄカウンターは、プログラマブル値Ｄに関して改善された分解能を有する。値Ｄはこれから、０．５の分解能で選択することができ、以下に詳細に記載するように、ハードウエアの簡単化のために、２×Ｄの１の補数としてプログラムされる。他の主要な利点は、Ｍ／Ｎ：Ｄカウンターの真の出力および反転された出力は、同じ特性を有することである。すなわち、ジッター、最小周期および時間系列は出力クロックおよびその反対に対して同じである。当業者が理解するように、デューティサイクルは、反転された出力および非反転された出力との間に逆にされる。
平衡デュアルエッジＭ／Ｎ：Ｄカウンターはまた半整数により完全な除算を実行することができる。これは、任意の値Ｎ≧４に対してＭ＝２に設定することにより行われる。
この場合５０％デューティサイクルは、Ｎの偶数値に対してのみ得ることができるが、すべてのＮおよびＤに対して一定のデューティサイクルを得ることができる。この場合も先と同様に、Ｄは、２≦Ｄ≦(Ｎ−２）を満足するために、０．５の分解能で選択することができる。
さらに、シングルエッジトリガーまたはデュアルエッジトリガーを使用したＭ／Ｎ：Ｄカウンターは、Ｍ≦Ｎ／２の値のＭに関する制限で設計される。この制限は平衡デュアルエッジ回路によって改善される。以下に記載する図５の回路を用いて、Ｍは、Ｍ≦２／３（Ｎ）のように設定することができる。
図３の下の波形に記載される所望の出力クロック特性を満足に提供してもよい多くの回路実施がある。カウンターとコンパレーター回路の実施を用いて、累積された位相値を決定し、それを所定のカウント値と比較してもよい。この概念は、図４の波形に図解される。この場合、デフォルト条件は、出力クロック信号の立ち上がりエッジと立ち下りが入力クロックの立ち上がりエッジに基づくと仮定される。すなわち、出力クロック信号の立ち上がりエッジは、累積された位相値（すなわち、カウント値)が０以上でＭ／２未満なら入力クロックの立ち上がりエッジによりトリガーされるであろう。しかしながら、累積された位相値がＭとＭ／２の間にある場合、出力クロック信号立ち上がりエッジエッジは、出力クロック信号の立ち上がりエッジのためのトリガーとして、先行する入力クロック信号の立ち下りを用いて早くトリガーされなければならない。カウントが正確にＭ／２なら、入力クロックの立ち上がりエッジまたは立ち下りを用いて出力クロックの立ち上がりエッジをトリガーすることができる。しかしながら、入力信号の立ち上がりエッジで出力クロックをトリガーするカウント値と、入力信号の立ち下りで出力クロックをトリガーするカウント値との間のバランスを維持することが望ましい。したがって、回路１００は、カウント値がＭ／２以上でＭ未満なら入力クロックのネガティブエッジが出力クロック信号の立ち上がりエッジをトリガーするようにカウント値Ｍ／２を割り当てる。カウント値がＤ未満であるときはいつでも、出力クロック信号は高い。
出力クロック信号の立ち下がりエッジのためのデフォルト選択は、入力クロックの立ち上がりエッジによりトリガーされるということである。すなわち、累積された位相値が、Ｄ以上でＤ＋Ｍ／２未満ならば、出力クロック信号の立ち下がりエッジは、入力クロック信号の立ち上がりエッジによりトリガーされるであろう。しかしながら、カウント値が、Ｄ＋Ｍ／２とＤ＋Ｍの間にある場合、先行する入力クロックサイクルの立ち下がりエッジは出力クロック信号の立ち下がりエッジをトリガーするために使用される。回路１００は、カウント値がＤ＋Ｍ／２以上でＤ＋Ｍ未満ならば、出力クロック信号の立ち下りは、入力クロックの立ち下りによりトリガーされるようにＤ＋Ｍ／２のカウント値を立ち下がりエッジに割り当てる。これは、入力信号の立ち下がりエッジで出力クロック信号をトリガーする入力信号カウント値の立ち上がりエッジで出力クロック信号をトリガーするカウント値間のバランスを維持する。
図５は、そのようなクロック信号を生成することができる回路１００の１つの実施形態を例証するブロック図である。回路１００は多少概要の形式で図解されるが、既知の回路接続を省略する。どんな省略された接続も、当業者の一人の設計能力内にある。
回路１００は、それぞれ、第１および第２加算器１０２および１０４を含む。例示実施形態において、第１および第２の加算器１０２乃至１０４への入力は、１７ビットのプログラマブル入力であり、すべてのプログラマブル値は、２の補数値としてプログラムされる。しかしながら、当業者は、入力ビットの数は、所望の動作レンジを提供するように選択してもよく、回路１００において、異なる数学的表現を満足に使用してもよいことを理解するであろう。第１の加算器１０２への入力値がレジスタ１０６により供給され、第２の加算器１０４への入力は、レジスタ１０８により供給される。レジスタ１０６および１０８は、従来の手段によってハードコード化してもよいし、またはプログラムしてもよい。
例示実施形態において、タイミングおよび制御回路１１０は、カウンター値Ｍ、ＮおよびＤを含む回路１００のプログラミングを可能にするために入力値を提供する。タイミングおよび制御回路１１０は値Ｍだけでなく、回路設計を簡単にするために、量−（Ｎ−Ｍ）、−Ｄ等を発生してもよい。また、タイミングおよび制御回路１１０は、イニシャライズするためにリセット信号ＲＥＳＥＴを発生し、種々の回路コンポーネントをリセットする。また、タイミングおよび制御回路１１０は、基準クロック１１２の動作を制御する。
基準クロック１１２は、カウンターへの入力クロックを生成する。レジスタ１０６（タイミングおよび制御回路によりハードコード化されようとまたはプログラムされようと)の入力は、プログラムカウンタ値ＮおよびＭ（すなわち、値−（Ｎ−Ｍ）間の差分の１の補数バージョンである。レジスタ１０８の値はカウンター値Ｍでプログラムされる。
第１加算器および第２加算器１０２乃至１０４の出力は、それぞれ、マルチプレクサー１１４に第１入力および第２入力を供給する。さらに、第１の加算器１０２の出力の最上位ビット(ＭＳＢ）は、マルチプレクサー１１４への制御入力を提供する。ＭＳＢが高くなると、ＭＳＢは、マルチプレクサー１１４に第１の加算器１０２の出力の代わりに第２の加算器１０４の出力を選択するように信号を送る。
マルチプレクサー１１４の出力は、位相アキュムレーターとして機能するフリップフロップ１１６のＤ入力に接続される。フリップフロップ１１６の出力は加算器１０２および１０４にフィードバックされ、さらに、比較器１２０の入力に供給される。比較器１２０は、位相アキュムレーターフリップフロップ１１６の出力を比較し、値がＭ／２以上かつ値Ｍ未満かどうか決定する。そのような状況において、図４に図解するように、出力クロックの立ち上がりエッジは、先行する入力クロックのネガティブエッジまたは立ち下りによりトリガーされなければならない。これらの条件が満たされる場合、比較器１２０の出力は、ラッチフリップフロップ１２２の入力に供給され、リタイミング回路１２４に供給される。
位相アキュムレーターフリップフロップ１１６の出力も第３加算器１２６に接続される。
位相アキュムレーターフリップフロップ１１６からの値は、プログラムパラメーターＤの負値に加算される。
第３加算器１２６の出力は、出力が比較器１３２および１３４に接続された高速ラッチ１３０に接続される。
位相アキュムレーターフリップフロップ１１６中の値がプログラムパラメーターＤ未満である限り、出力クロックは高ロジックレベルに維持される。
加算器１２６、ラッチ１３０および比較器１３２はそのような決定をなすために使用される。加算器１２６は、Ｄの負値でプログラムされたので、比較器１３２はラッチ１３０の出力が０未満かどうか決定する。ラッチ１３０の出力が０未満である場合、比較器１３２からの信号はＨＩＧＨＣＬＫ信号ラインをイネーブルにする。それにより出力クロックは、適切な入力クロック信号の立ち上がりエッジでのみ出力クロックをトリガーさせる。
ラッチ１３０の出力は、また比較器１３４に接続され、出力クロック信号の立ち下がりエッジが入力クロック信号の立ち下りでトリガーされなければならないかどうか決定する。
図４に図解するように、位相アキュムレーターフリップフロップ１１６の値が、Ｄ＋Ｍ／２以上でＤ＋Ｍ未満の値を有しているなら、クロック信号の立ち下りは、先行する入力クロック信号の負の立ち下りからずれてトリガーされなければならない。値Ｄがその不等式から減算されるなら、累積フリップフロップマイナスＤの値がＭ／２以上かつ値Ｍ未満なら、出力クロックは、入力クロックの立ち下りでトリガーされなければならない。加算器１２６は位相アキュムレーターフリップフロップ１１６の値から−Ｄの値を加算する（すなわちＤを減算する)。したがって、比較器１３４は、加算器１２６の出力がＭ／２以上かつ値Ｍ未満の値を有するかどうか決定する。これらの条件が満たされる場合、先行する入力クロック信号の立ち下りによりトリガーされる出力クロックの立ち下りを持つことがより正確である。比較器１３４の出力は以下に記載された方法でリタイミング回路１２４に接続される。
リタイミング回路１２４は、制御回路として機能し、比較器の信号に基づいて適切な出力クロック信号を発生して同期化させ、それにより、入力クロック信号の立ち上がりエッジまたは立ち下りに基づいて出力クロック信号の立ち上がりエッジを選択し、そして、入力クロック信号の立ち上がりエッジまたは立ち下りに基づいて、出力クロック信号の立ち下りを選択する。動作のデフォルトモードは、入力クロック信号の立ち上がりエッジエッジで立ち上がるおよび立ち下がる出力クロックを持つことである。これは、ＨＩＧＨ＿ＣＬＫ信号を介してラッチ１４０の入力に接続された比較器１３２の出力を用いて達成される。比較器の結果に基づいて、出力クロック信号の立ち上がりエッジが入力クロックの立ち下がりエッジによりトリガーされなければならないなら（すなわち、アキュムレーターの値がＭ／２以上で≦Ｍである)、比較器１２０の出力は、高いレベルに設定されＮＥＧ＿ＲＩＳＥ＿ＥＤＧＥ信号を発生する。その信号はラッチフリップフロップ１２２により１クロックサイクル遅延される。したがって、図５に図解されるラッチ１４２への入力信号は、ＮＥＧ＿ＲＩＳＥ＿ＥＤＧＥ＿Ｄとして指定され、それは比較器１２０により発生されたＮＥＧ＿ＲＩＳＥ＿ＥＤＧＥ信号の遅延されたバージョンであることを示す。この場合、出力クロックはデフォルト条件より１／２サイクル早いハイレベルになるであろう。
位相アキュムレーターフリップフロップ１１６の出力が上に表した基準を満足するなら（すなわち、値がＤ＋Ｍ／２以上かつＤ＋Ｍ未満)、出力クロック信号の立ち下がりエッジエッジは、入力信号の負立ち下がりエッジエッジでトリガーされなければならない。その場合には、比較器１３４の出力は有効であり、信号ＮＥＧ＿ＦＡＬＬ＿ＥＤＧＥが発生され、ラッチ１４４の入力に接続される。ラッチ１４４をアクティブにすると出力クロックはデフォルト条件より１／２サイクル早くロウにさせられるであろう。
ラッチ１４０−１４４の出力は、同期ラッチ１４６−１５０にそれぞれ接続される。同期ラッチ１４６−１５２の出力は、ＯＲゲート１５８およびＡＮＤゲート１６０を含む、組み合わせの論理回路１５６に接続される。ＨＩＧＨ＿ＣＬＫ信号は、合計３つのクロックサイクルによる、位相アキュムレーターフリップフロップ１１６からラッチ１４６の出力まで３クロックサイクル遅延される。以前のクロック信号の負の立ち下がりエッジに基づいて出力クロックの立ち上がりクロックエッジに適合するために、ラッチ１４２および同期ラッチ１４８のクロックは、位相アキュムレーターフリップフロップ１１６から同期ラッチ１４８までの合計遅延が２−１／２入力クロックサイクルであるように入力クロックの立ち下がりエッジによりトリガーされる。したがって、ＮＥＧ＿ＲＩＳＥ＿ＥＤＧＥをアクティブにすることは、ＨＩＧＨ＿ＣＬＫ信号に比べて２／１サイクル早く出力クロックをハイにするであろう。
同様に、ＮＥＧ＿ＦＡＬＬ＿ＥＤＧＥ信号は、ＨＩＧＨ＿ＣＬＫ信号に比べて１／２サイクル早く出力クロック信号をロウにするように同期ラッチ１５０に接続された入力クロック信号の立ち下がりエッジにより同期される。
出力クロックがハイでなければならないとき、同期ラッチ１５０の出力は０であり、その反転値はＡＮＤゲート１６０の入力に接続される。この状況で、出力クロックの論理値は、同期ラッチ１４６および１４８の出力によって制御される。同期ラッチ１４８の出力は、ＯＲゲート１５８への入力として供給される。標準状態の下では、同期ラッチ１４８の出力はロウである。その場合に、同期ラッチ１４６からのデフォルト出力は、組み合わせの論理回路１５６を介して出力クロックの立ち上がりエッジおよび立ち下がりエッジを制御する。しかしながら、出力クロック１／２サイクル早くハイに強制されなければならないなら、同期ラッチ１４８の出力は、ＯＲゲート１５８の出力を１／２サイクル早くハイにするために、ハイになる。同様に、出力クロックの立ち下がりエッジが入力クロックの立ち下がりエッジに基づかなければならないなら（すなわち、１／２サイクル早くロウにする)、同期ラッチ１５０の出力はハイになり、ＡＮＤゲート１６０の反転入力はロウにし、出力クロックを１／２サイクル早くロウにする。
組み合わせ回路１５６の出力は、出力クロックとして直接使用することができる。しかしながら、いくつかのアプリケーションでは、後方の互換性が望まれる。それは、入力クロックの立ち上がりエッジのみに基づいて出力クロックをトリガーする従来のモードの利用を必要とする。タイミングおよび制御回路１１０は、マルチプレクサー１６４の入力を制御するために、制御入力信号であるＤＵＡＬ＿ＭＯＤＥを発生する。回路１００が、もっぱら入力クロックの立ち上がりエッジに基づいた出力クロックを生成するために要求される場合、同期ラッチ１４６の出力は、もっぱら入力クロックの立ち上がりエッジエッジに基づいて出力クロックをトリガーするマルチプレクサー１６４を介して、出力クロックとして選択される。回路の残りの部分がイネーブルになるなら、同期ラッチ１４６−１５０の出力は、上述した方法で結合され、マルチプレクサー１６４に入力として供給され、平衡デュアルエッジ動作を有する出力クロックを発生する。
［００６１］ 回路１００は、立ち上がりエッジと立ち下がりエッジの両方のサイクルジッターに対して改善された特性を供給する。
さらに、他の特性は、非反転されたクロック信号（逆にされるデューティサイクルを除いて)と同じ特性を有する反転されたクロック信号を発生するための能力を含む回路１００により供給される。
図５に関して上に記述されたクロック回路は、単一入力または基準クロックからの広範囲の周波数を生成することができる。これは、単一クロックが異なるアプリケーションに対して必要な複数の周波数を発生することを可能にする。異なる基準を有する無線通信のような、いくつかのアプリケーションは、限られた数の異なる周波数を必要とする。例えば、ＣＤＭＡ無線通信は、１．２２８８ＭＨｚのチップレートでデータを送信し、代わりの通信基準、ＧＳＭは、１．０２３ＭＨｚのチップレートで送信する。このような無線アプリケーションでは、限られた数の周波数が必要であるので、Ｍ／Ｎカウンターの広いプログラミングレンジが不必要である。この場合、図６の機能ブロック図に図解されるように、カウンターの他の実施形態を用いて必要な波形を出力することができる。図６において、Ｍ／Ｎ：Ｄカウンターは、従来の方法で動作し、Ｎ入力サイクルごとにＭ出力サイクルを発生する。Ｄカウンター１７０は、従来の方法で動作し、Ｎ入力サイクルごとにＭ出力サイクルを発生する。エッジ選択制御ロジック１７２はカウンター１７０に接続され、立ち上がりエッジおよび立ち下がりエッジが、ステートマシン１７４に基づいて、またはデータ記憶エリア内の立ち上がりエッジまたは立ち下がりエッジによりトリガーされる出力クロックを発生する。出力クロック信号の選択された周波数の場合、Ｍ出力サイクルが周期的であることに留意する必要がある。すなわち、Ｍ出力サイクルのあるサイクルは、入力クロックの立ち上がりエッジエッジでトリガされる立ち上がりエッジを有し、Ｍ出力サイクルの他のサイクルは、入力クロックの立ち下がりエッジでトリガーされる立ち上がりエッジを有する。同様に、Ｍ出力サイクルのあるサイクルは、入力クロックの立ち上がりエッジでトリガーされる立ち下がりエッジを有し、Ｍ出力サイクルの他のサイクルは、入力クロックの立ち下がりエッジでトリガーされる立ち下がりエッジを有する。図３のＭ／Ｎ出力クロック波形（下の波形)の例を用いて、サイクル０の立ち上がりエッジは、入力クロックの立ち下がりエッジでトリガーされ、クロックサイクル０の立ち下がりエッジは、入力クロックの立ち下がりエッジでトリガーされる。クロックサイクル１の立ち上がりエッジおよび立ち下がりエッジは両方ともに、入力クロックの立ち下がりエッジでトリガーされ、出力クロックサイクル２の立ち上がりエッジと立ち下がりエッジは両方とも、入力クロックの立ち上がりエッジによりトリガーされる。このパターンはＭ出力サイクルの間繰り返す。この例において、ステートマシン１７４は、出力クロック信号が入力クロック信号の適切な立ち上がりエッジまたは立ち下がりエッジからずれてトリガーされるように、エッジ選択制御ロジック１７２に必要な信号を供給するようにプログラムされる。同様の方法で、データ記憶エリア１７６内に記憶されたデータは、エッジ選択制御ロジック１７２に必要な制御信号を供給し、入力クロックの適切な立ち上がりエッジまたは立ち下がりエッジを選択し、出力クロック信号のサイクルをトリガーする。
限られた数の所望の出力周波数を有する多くのアプリケーションの場合、ステートマシン１７４あるいは代替データ記憶エリア１７６を有する、図６の回路は、必要な出力信号を生成するのに十分である。当業者は、多数の出力周波数がデータ記憶エリア１７６中でかなりの空間を消費するであろう、あるいはステートマシン１７４において、増大された複雑性を必要とするであろうことを理解するであろう。図６のアプリケーションは、記憶エリア１７６のサイズあるいはステートマシン１７４の複雑さによってのみ制限されている。
本発明は、特定のアプリケーションのための実例となる実施形態に関してここに記述されているが、発明がそれに制限されていないことは理解されるべきである。通常の技術を有する人、およびここに提供される開示にアクセスする人は、この開示の範囲内でさらなる変更、アプリケーション、および実施形態、およびこの発明が重要なユーティリティであるさらなるフィールドを認識するであろう。
先の記載された実施形態は、異なる他のコンポーネント内に含まれる、または異なる他のコンポーネントに接続される異なるコンポーネントを描写する。そのような描かれたアーキテクチャは単に例示であり、実際には、同じ機能性を達成する多くの他のアーキテクチャを実施することができることが理解されるべきである。概念的な間隔において、同じ機能性を達成するためのコンポーネントの任意の構成は、所望の機能が達成されるように、効率的に「関連」している。それゆえ、ここでは、特定の機能性を達成するために結合される任意の２つのコンポーネントは、アーキテクチャまたは中間コンポーネントに関係なく、所望の機能性が達成されるように互いに「関連している」として見ることができる。同様のそのように関連した任意の２つのコンポーネントも、所望の機能性を達成するために、互いに「動作可能に接続された」、または「動作可能に結合された」として見ることができる。
この発明の特定の実施形態を図示し記載したけれども、ここに記載した開示に基づいて、この発明およびその広い観点から逸脱することなく変更や変形を行うことができ、添付されたクレームは、そのような変更および変形がこの発明の真の精神および範囲内にあることを含むことは当業者には、明白であろう。更に、発明が添付されたクレームによって単独で定義されることは理解されるべきである。
一般に、ここで使用される用語、および特に添付されたクレーム（例えば、添付されたクレームの本体)で使用される用語が一般的に「オープン」な用語として意図される（例えば、「含む」は、「含むが限定されない」として解釈されるべきであり、「有する」という用語は「少なくとも有する」と理解すべきであり、「含む」という用語は、「含むがこれに限定されない」と理解されるべきである)。
導入されたクレームの詳述の特定の番号が意図されるなら、そのような意図は、明白にクレームにおいて記載され、そのような記載が無ければ、そのような意図は存在しないということがさらに理解されるであろう。例えば、理解への援助として、以下の添付されたクレームは、クレームの詳述を導入するために、「少なくとも１つ」および「１つ以上」という導入フレーズの使用を含んでいてもよい。しかしながら、たとえ、同じクレームが「１つ以上の」または「少なくとも１つの」および［ａ」または［ａｎ」の不定冠詞（例えば、「ａ」および／または「ａｎ」は、典型的に「少なくとも１つの」または「１つ以上の」と解釈されるべきである)を含むときでさえも、そのようなフレーズの使用は、不定冠詞「ａ」または［ａｎ」によるクレーム詳述を導入することは、そのような導入されたクレーム詳述を、唯一のそのような詳述を含む発明に限定すると意味するように解釈されるべきでない。同じことは、クレーム詳述を導入するために使用される定冠詞の使用にも該当する。さらに、導入されたクレーム詳述の特定番号が明示的に記載されても、当業者は、そのような記載は典型的に少なくとも記載された番号を意味するように認識するであろう（例えば、「２つの詳述」の最低限の詳述は、典型的に少なくとも２つの詳述を意味するか、または２つ以上の詳述を意味する)。

Claims (31)

  1. 所定の周波数を有し、入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号から周波数を発生するプログラマブルクロック回路において、
    前記入力クロック信号を受信し、前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有するカウンター信号を発生するように構成されたカウンターと、
    前記カウンターに接続され、前記カウンターのカウント値を所定のカウント値と比較し、前記比較に関連する比較器信号を発生する比較器回路と、
    前記比較器信号に基づいて出力クロック信号を発生し、それにより、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち上がりエッジを選択し、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択する、制御回路と、
    を備え、
    前記カウンターはＭ／Ｎ：Ｄカウンターであり、Ｄは前記出力クロック信号のデューティサイクルに関連し、
    前記カウンターがＤ以上でＤ＋Ｍ／２未満である値を有することを前記比較器信号が示すなら、前記制御回路は、前記入力クロック信号の立ち上がりエッジに基づいて、前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号を発生する、プログラマブルクロック回路。
  2. 前記カウンターがゼロ以上かつＭ／２未満の値を有することを前記比較器信号が示すなら、前記制御回路は、前記入力クロック信号の立ち上がりエッジに基づいて、前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号を発生する、請求項１の回路。
  3. 前記カウンターがＭ／２以上かつＭ未満の値を有することを前記比較器信号が示すなら、前記制御回路は、前記入力クロック信号の立ち下がりエッジに基づいて、前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号を発生する、請求項１の回路。
  4. 所定の周波数を有し、入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号から周波数を発生するプログラマブルクロック回路において、
    前記入力クロック信号を受信し、前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有するカウンター信号を発生するように構成されたカウンターと、
    前記カウンターに接続され、前記カウンターのカウント値を所定のカウント値と比較し、前記比較に関連する比較器信号を発生する比較器回路と、
    前記比較器信号に基づいて出力クロック信号を発生し、それにより、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づく前記出力クロック信号の立ち上がりエッジを選択し、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づく前記出力クロック信号の立ち下がりエッジを選択する、制御回路と、
    を備え、
    前記カウンターはＭ／Ｎ：Ｄカウンターであり、Ｄは前記出力クロック信号のデューティサイクルに関連し、
    前記カウンターがＤ＋Ｍ／２以上でかつＤ＋Ｍ未満の値を有することを前記比較器信号が示すなら、前記制御回路は、前記入力クロック信号の立ち下がりエッジに基づいて、前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号を発生する、プログラマブルクロック回路。
  5. 前記制御回路は、５０％のデューティサイクルを有する前記出力クロック信号を発生する、請求項１の回路。
  6. Ｄは、１／２の整数の解像度でプログラムされる、請求項１の回路。
  7. 所定の周波数を有し、入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号から周波数を発生するプログラマブルクロック回路において、
    前記入力クロック信号を受信し、前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有するカウンター信号を発生するように構成されたカウンターと、
    前記カウンターに接続され、前記カウンターのカウント値を所定のカウント値と比較し、前記比較に関連する比較器信号を発生する比較器回路と、
    前記比較器信号に基づいて出力クロック信号を発生し、それにより、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づく前記出力クロック信号の立ち上がりエッジを選択し、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づく前記出力クロック信号の立ち下がりエッジを選択する、制御回路と、
    を備え、
    前記制御回路をディスエーブルにするモード制御入力と、
    を備え、
    前記制御回路は、前記比較器信号に関係なく、前記入力クロック信号の立ち上がりエッジに基づいて、前記出力クロック信号の立ち上がりエッジと立ち下がりエッジを選択する前記出力クロック信号を発生する、プログラマブルクロック回路。
  8. 所定の周波数を有し、入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号から周波数を発生するプログラマブルクロック回路において、
    前記入力クロック信号を受信し、前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有するカウンター信号を発生するように構成されたカウンターと、
    前記カウンターに接続され、前記カウンターのカウント値を所定のカウント値と比較し、前記比較に関連する比較器信号を発生する比較器回路と、
    前記比較器信号に基づいて出力クロック信号を発生し、それにより、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づく前記出力クロック信号の立ち上がりエッジを選択し、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づく前記出力クロック信号の立ち下がりエッジを選択する、制御回路と、
    ここにおいて、前記比較器回路は第１、第２、および第３の比較器を備え、前記第１の比較器は、前記カウンター値をＭおよびＭ／２の値と比較し、前記第２の比較器は、前記カウンター値を値Ｄと比較し、ここにおいて、Ｄは前記出力信号のデューティサイクルに関連するプログラマブルな値であり、前記第３の比較器は、前記カウンター値をＤ＋ＭおよびＤ＋Ｍ／２の値を比較する、
    マイナスＤの値を前記カウンター値に加算する加算器と、
    を備え、
    前記第２の比較器は、前記カウンター値マイナスＤを０と比較し、前記第３の比較器は、前記カウンター値マイナスＤをＭおよびＭ／２の値と比較する、プログラマブルクロック回路。
  9. 前記制御回路は、第１および第２同期ラッチを具備し、前記第１同期ラッチは、アクティブになると、選択された入力クロックサイクルの立ち上がりエッジに基づいて出力信号立ち上がりエッジを発生し、前記第２同期ラッチは、アクティブになると、前記選択された入力クロックサイクルを先行する入力クロックサイクルの立ち下がりエッジに基づいて前記出力信号立ち上がりエッジを発生するための信号を発生する、請求項１の回路。
  10. 前記制御回路は、第１および第２同期ラッチを具備し、前記第１同期ラッチは、アクティブになると、選択された入力クロックサイクルの立ち上がりエッジに基づいて出力信号立ち下がりエッジを発生し、前記第２同期ラッチは、アクティブになると前記選択された入力クロックサイクルに先行する入力クロックサイクルの立ち下がりエッジに基づいて前記出力信号立ち下がりエッジを発生するための信号を発生する、請求項１の回路。
  11. 所定の周波数を有するとともに、前記入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する入力クロック信号を受信する手段と、
    前記入力クロック信号のＮサイクルごとにＭサイクルの周波数を有する出力クロック信号を発生し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジとを選択し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち下がりエッジとを選択する制御手段と、
    を備え、
    前記制御手段は、前記入力クロック信号に基づいてカウンター値を発生するカウンター手段と、前記カウンター値を所定のカウント値と比較する比較手段と、前記比較手段による比較に基づいて、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち上がりエッジと、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジとを選択した前記出力クロック信号を発生する出力制御手段とを有し、
    前記カウンター手段は、Ｍ／Ｎ：Ｄカウンターを備え、Ｄは、前記出力クロック信号のデューティサイクルに関連し、
    前記カウンター値がＤ以上でＤ＋Ｍ／２未満であることを前記比較手段が示すなら前記制御手段は、前記入力クロック信号の立ち上がりエッジに基づいて、前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号を発生する、プログラマブルクロック回路。
  12. 前記カウンター値がゼロ以上でＭ／２未満であることを前記比較手段が示すなら前記制御手段は、前記入力クロック信号の立ち上がりエッジに基づいて、前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号を発生する、請求項１１の回路。
  13. 前記カウンター値がＭ／２以上かつＭ未満であることを前記比較手段が示すなら、前記制御手段は、前記入力クロック信号の立ち下がりエッジに基づいて、前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号を発生する、請求項１１の回路。
  14. 所定の周波数を有するとともに、入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号を受信する手段と、
    前記入力クロック信号のＮサイクルごとにＭサイクルの周波数を有する出力クロック信号を発生し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジとを選択し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち下がりエッジとを選択する制御手段と、
    を備え、
    前記制御手段は、前記入力クロック信号に基づいてカウンター値を発生するカウンター手段と、前記カウンター値を所定のカウント値と比較する比較手段と、前記比較手段による比較に基づいて、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち上がりエッジと、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジとを選択した前記出力クロック信号を発生する出力制御手段とを有し、
    前記カウンター手段は、Ｍ／Ｎ：Ｄカウンターを備え、Ｄは、前記出力クロック信号のデューティサイクルに関連し、
    前記カウンター値がＤ＋Ｍ／２以上かつＤ＋Ｍ未満であることを前記比較手段が示すなら、前記制御手段は、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号を発生する、プログラマブルクロック回路。
  15. 前記制御手段は、前記入力クロック信号の立ち上がりエッジに基づいて、前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号の選択されたサイクルと、前記入力クロック信号の立ち下がりエッジに基づいて、前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号の選択されたサイクルとを発生するステートマシンを備える、請求項１１の回路。
  16. 前記制御手段は、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号の選択されたサイクルと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号の選択されたサイクルとを発生するステートマシンを備える、請求項１１の回路。
  17. 所定の周波数を有するとともに、前記入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する入力クロック信号を受信する手段と、
    前記入力クロック信号のＮサイクルごとにＭサイクルの周波数を有する出力クロック信号を発生し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジとを選択し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち下がりエッジとを選択する制御手段と、
    前記出力クロック信号の前記Ｍサイクルのどのサイクルが前記入力クロック信号の立ち上がりエッジに基づいた立ち上がりエッジを有するかを示すとともに、前記出力クロック信号の前記Ｍサイクルのどのサイクルが前記入力クロック信号の立ち下がりエッジに基づいた立ち上がりエッジを有するかを示すデータを記憶する記憶手段と、
    を備え、
    前記制御手段は、前記記憶されたデータを用いて、前記出力クロック信号を発生する、プログラマブルクロック回路。
  18. 所定の周波数を有するとともに、入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号を受信する手段と、
    前記入力クロック信号のＮサイクルごとにＭサイクルの周波数を有する出力クロック信号を発生し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジとを選択し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち下がりエッジとを選択する制御手段と、
    前記出力クロック信号の前記Ｍサイクルのどのサイクルが前記入力クロック信号の立ち上がりエッジに基づいた立ち下がりエッジを有するかを示すとともに、前記出力クロック信号の前記Ｍサイクルのどのサイクルが前記入力クロック信号の立ち下がりエッジに基づいた立ち下がりエッジを有するかを示すデータを記憶する記憶手段と、
    を備え、
    前記制御手段は、前記記憶されたデータを用いて、前記出力クロック信号を発生する、プログラマブルクロック回路。
  19. 所定の周波数を有するとともに、前記入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する入力クロック信号を受信する手段と、
    前記入力クロック信号のＮサイクルごとにＭサイクルの周波数を有する出力クロック信号を発生し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジとを選択し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち下がりエッジとを選択する制御手段と、
    前記制御手段をディスエーブルにするモード制御手段と、
    を備え、
    前記制御手段は、前記入力クロック信号の立ち上がりエッジに基づいて、前記出力クロック信号の立ち上がりエッジおよび立ち下がりエッジを選択した前記出力クロック信号を発生する、プログラマブルクロック回路。
  20. 所定の周波数を有し、入力クロック信号の各クロックサイクルに関連した立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号を受信することと、
    前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち下がりエッジとを選択した出力クロック信号を発生することと、
    ここにおいて、前記出力クロック信号を発生することは、
    前記入力クロック信号に基づいてカウンター値を発生することと、
    前記カウンター値を所定のカウント値と比較することと、
    前記比較に基づいて、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち上がりエッジと、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号を発生することと、
    前記カウントすることは、Ｍ／Ｎ：Ｄカウンターを用い、Ｄは、前記出力クロック信号のデューティサイクルに関連し、
    前記カウンター値がＤ以上かつＤ＋Ｍ／２未満であることを前記比較が示すなら、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号が発生される、プログラマブルクロック周波数を発生する方法。
  21. 前記カウンター値がゼロ以上でかつＭ／２未満であることを前記比較が示すなら、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号が発生される、請求項２０の方法。
  22. 前記カウンター値がＭ／２以上かつＭ未満であることを前記比較が示すなら、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号が発生される、請求項２０の方法。
  23. 出力クロック信号が生成される方法であって、
    所定の周波数を有し、入力クロック信号の各クロックサイクルに関連した立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号を受信することと、
    前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の前記選択されたサイクルの立ち下がりエッジとを選択した前記出力クロック信号を発生することと、
    ここにおいて、前記出力クロック信号を発生することは、
    前記入力クロック信号に基づいてカウンター値を発生することと、
    前記カウンター値を所定のカウント値と比較することと、
    前記比較に基づいて、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち上がりエッジと、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号を発生することと、
    前記カウントすることは、Ｍ／Ｎ：Ｄカウンタを用い、Ｄは、前記出力クロック信号のデューティサイクルに関連し、
    前記カウンター値がＤ＋Ｍ／２以上かつＤ＋Ｍ未満であることを前記比較が示すなら、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号が生成される、前記出力クロック信号が生成される方法。
  24. 前記出力クロック信号を発生することは、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号の選択されたサイクルと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号の選択されたサイクルを発生するステートマシンを使用することを備えた、請求項２０の方法。
  25. 前記出力クロック信号を発生することは、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号の選択されたサイクルを発生するとともに、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号の選択されたサイクルを発生するステートマシンを用いることを具備する、請求項２０の方法。
  26. 所定の周波数を有し、入力クロック信号の各クロックサイクルに関連した立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号を受信することと、
    前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち下がりエッジとを選択した出力クロック信号を発生することと、
    前記出力クロック信号の前記Ｍサイクルのどのサイクルが前記入力クロック信号の立ち上がりエッジに基づいた立ち上がりエッジを有するかを示すとともに、前記出力クロック信号の前記Ｍサイクルのどのサイクルが前記入力クロック信号の立ち下がりエッジに基づいた立ち上がりエッジを有するかを示すデータを記憶することと、
    を備え、
    前記出力クロック信号を発生することは、前記記憶されたデータを用いて前記出力クロック信号を発生する、プログラマブルクロック周波数を発生する方法。
  27. 所定の周波数を有し、入力クロック信号の各クロックサイクルに関連した立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号を受信することと、
    前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち下がりエッジとを選択した出力クロック信号を発生することと、
    前記出力クロック信号の前記Ｍサイクルのどのサイクルが前記入力クロック信号の立ち上がりエッジに基づいた立ち下がりエッジを有するかを示すとともに、前記出力クロック信号の前記Ｍサイクルのどのサイクルが前記入力クロック信号の立ち下がりエッジに基づいた立ち下がりエッジを有するかを示すデータを記憶することと、
    を備え、
    前記出力クロック信号を発生することは、前記記憶されたデータを用いて前記出力クロック信号を発生する、プログラマブルクロック周波数を発生する方法。
  28. 所定の周波数を有し、入力クロック信号の各クロックサイクルに関連した立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号を受信することと、
    前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち上がりエッジと、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の選択されたサイクルの立ち下がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の他の選択されたサイクルの立ち下がりエッジとを選択した出力クロック信号を発生することと、
    前記出力クロック信号を発生することをディスエーブルにするモード制御信号を発生することと、
    を備え、
    前記出力クロック信号を発生することは、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号の立ち上がりエッジおよび立ち下がりエッジを選択した前記出力クロック信号を常に発生する、プログラマブルクロック周波数を発生する方法。
  29. 所定の周波数を有し、入力クロック信号の各クロックサイクルに関連する立ち上がりエッジおよび立ち下がりエッジを有する前記入力クロック信号から周波数を発生するためのプログラマブルクロック回路において、
    前記入力クロック信号を受信し、前記入力クロック信号のＮサイクル毎にＭサイクルの周波数を有するカウンター信号を発生するように構成されたカウンターと、
    前記カウンターに接続され、前記カウンターのカウント値を所定のカウント値と比較し、前記比較に関連した比較器信号を発生する比較器回路と、
    前記比較器信号に基づいて出力クロック信号を発生し、それにより、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち上がりエッジを選択し、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択する制御回路と、
    を備え、
    前記制御回路は、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号のいくつかのサイクルの立ち上がりエッジと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号のいくつかの他のサイクルの立ち上がりエッジとを選択し、前記入力クロック信号の立ち上がりエッジに基づいて前記出力クロック信号のいくつかのサイクルの立ち下がりエッジを選択し、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号のいくつかの他のサイクルの立ち下がりエッジを選択するように構成された、プログラマブルクロック回路。
  30. 前記制御回路は、前記入力クロック信号の立ち上がりエッジに基づいて立ち上がりエッジを選択した前記出力クロック信号の選択されたサイクルと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の立ち上がりエッジを選択した前記出力クロック信号の選択されたサイクルとを発生するように構成された、請求項１の回路。
  31. 前記制御回路は、前記入力クロック信号の立ち上がりエッジに基づいて立ち下がりエッジを選択した前記出力クロック信号の選択されたサイクルと、前記入力クロック信号の立ち下がりエッジに基づいて前記出力クロック信号の立ち下がりエッジを選択した前記出力クロック信号の選択されたサイクルとを発生するように構成された、請求項３０の回路。
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