JP2003198340A - 多相クロック処理回路およびクロック逓倍回路 - Google Patents

多相クロック処理回路およびクロック逓倍回路

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Abstract

(57)【要約】 【課題】 多相クロックから逓倍クロックを直接生成す
る。 【解決手段】 回路ブロックＢＬ１において、ハイレベ
ル電位ＨＬと出力端子Ｕ１との間には、ＰＭＯＳトラン
ジスタＰ１とＰＭＯＳトランジスタＰ１’とを直列接続
するとともに、ローレベル電位ＬＬと出力端子Ｕ１との
間には、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジ
スタＮ１’とを直列接続し、ＰＭＯＳトランジスタＰ１
のゲートには、クロック信号Ｃｋ１の反転信号Ｃｋ１Ｂ
を入力するとともに、ＰＭＯＳトランジスタＰ１’のゲ
ートには、クロック信号Ｃｋ１の反転信号Ｃｋ１Ｂをイ
ンバータＩＶ１を介して入力し、ＮＭＯＳトランジスタ
Ｎ１のゲートには、クロック信号Ｃｋ２を入力するとと
もに、ＮＭＯＳトランジスタＮ１’のゲートには、クロ
ック信号Ｃｋ２をインバータＩＶ２を介して入力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多相クロック処理
回路およびクロック逓倍回路に関し、特に、多相クロッ
クをノン・オーバーラップ・パルスに変換することな
く、多相クロックから逓倍クロックを直接生成する場合
に適用して好適なものである。
【０００２】
【従来の技術】従来のクロック逓倍回路では、多相クロ
ックのずれを利用して、ノン・オーバーラップ・パルス
を生成し、このノン・オーバーラップ・パルスの論理和
をとることにより、Ｎ倍のクロック周波数を得るものが
ある。ここで、多相クロックとは、（π／Ｎ）ずつ位相
のずれた２Ｎ個のクロック信号である。
【０００３】このクロック逓倍回路では、多相クロック
からノン・オーバーラップ・パルスを生成するために、
Ｎ個のＲＳフリップフロップが用いられるとともに、ノ
ン・オーバーラップ・パルスの論理和をとって、逓倍ク
ロックを生成するために、Ｎ入力ＯＲ回路が用いられて
いた。図６は、従来のクロック逓倍回路に用いられるク
ロック論理合成回路の構成例を示す図、図７は、クロッ
ク逓倍回路に用いられる多相クロックの一例を示す図、
図８は、従来の逓倍クロックの生成に用いられるノン・
オーバーラップ・パルスの一例を示す図である。なお、
このクロック論理合成回路は、２Ｎ個の多相クロックか
らＮ個のノン・オーバーラップ・パルスを生成し、さら
に、このＮ個のノン・オーバーラップ・パルスからＮ倍
の逓倍クロックを生成するためのもので、この例では、
Ｎ＝５の場合を示す。
【０００４】図６〜８において、クロック論理合成回路
には、１０個の多相クロックＣｋ１〜Ｃｋ１０から５個
のノン・オーバーラップ・パルスＳ１〜Ｓ５を生成する
ために５個のＲＳフリップフロップＦＦ１〜ＦＦ５が設
けられるとともに、５個のノン・オーバーラップ・パル
スＳ１〜Ｓ５から５倍の逓倍クロックを生成するために
５入力の多入力ＯＲ回路ＯＲが設けられている。そし
て、ＲＳフリップフロップＦＦ１〜ＦＦ５には、図７の
多相クロックＣｋ１〜Ｃｋ１０が入力される。
【０００５】すなわち、クロックＣｋ１、Ｃｋ２はＲＳ
フリップフロップＦＦ１に入力され、クロックＣｋ３、
Ｃｋ４はＲＳフリップフロップＦＦ２に入力され、クロ
ックＣｋ５、Ｃｋ６はＲＳフリップフロップＦＦ３に入
力され、クロックＣｋ７、Ｃｋ８はＲＳフリップフロッ
プＦＦ４に入力され、クロックＣｋ９、Ｃｋ１０はＲＳ
フリップフロップＦＦ５に入力される。そして、各ＲＳ
フリップフロップＦＦ１〜ＦＦ５では、各クロックＣｋ
１〜Ｃｋ１０の立ち上がりエッジが検出され、各クロッ
クＣｋ１〜Ｃｋ１０の位相のずれに対応したノン・オー
バーラップ・パルスＳ１〜Ｓ５が出力される。
【０００６】このノン・オーバーラップ・パルスＳ１〜
Ｓ５は多入力ＯＲ回路ＯＲの入力端子にそれぞれ出力さ
れ、この多入力ＯＲ回路ＯＲにて、このノン・オーバー
ラップ・パルスＳ１〜Ｓ５の論理和がとられる。この結
果、図８に示すように、多相クロックＣｋ１〜Ｃｋ１０
の５倍の周波数の逓倍クロックＯＵＴが、図６の多入力
ＯＲ回路ＯＲの出力端子から出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
クロック逓倍回路では、多相クロックＣｋ１〜Ｃｋ１０
からノン・オーバーラップ・パルスＳ１〜Ｓ５を生成す
るために、５個のＲＳフリップフロップＦＦ１〜ＦＦ５
が用いられるとともに、ノン・オーバーラップ・パルス
Ｓ１〜Ｓ５から逓倍クロックＯＵＴを生成するために、
多入力ＯＲ回路ＯＲが用いられていた。ここで、多相ク
ロックＣｋ１〜Ｃｋ１０からノン・オーバーラップ・パ
ルスＳ１〜Ｓ５を生成するために、ＲＳフリップフロッ
プＦＦ１〜ＦＦ５を用いると、回路規模が大きくなり、
チップ面積および消費電力が増加するだけでなく、ノン
・オーバーラップ・パルスＳ１〜Ｓ５間での回路的なミ
スマッチが増大し、逓倍クロックＯＵＴのジッタの原因
となるという問題があった。また、ノン・オーバーラッ
プ・パルスＳ１〜Ｓ５から逓倍クロックＯＵＴを生成す
るために、多入力ＯＲ回路ＯＲを用いた場合、ジッタお
よび消費電力の増加を抑制しつつ、入力端子数の増加に
対応することが困難となるという問題があった。
【０００８】そこで、本発明の目的は、多相クロックか
ら逓倍クロックを直接生成することが可能な多相クロッ
ク処理回路およびクロック逓倍回路を提供することであ
る。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１記載の多相クロック処理回路によれ
ば、多相クロックの立ち上がりエッジまたは立ち下がり
エッジに同期して、出力レベルをハイレベルとローレベ
ルとの間で交互に切り替える出力レベル切替手段と、前
記出力レベルの切り替え後に、前記出力レベルを浮遊状
態に設定する浮遊状態設定手段とを備えることを特徴と
する。
【００１０】これにより、多相クロックの立ち上がりエ
ッジまたは立ち下がりエッジだけを用いてパルス信号を
生成することが可能となるとともに、そのパルス信号の
出力レベルを浮遊状態とすることが可能となり、複数の
出力レベルを合成した場合においても、これらの出力レ
ベル同士が干渉することを防止することが可能となる。
また、請求項２記載の多相クロック処理回路によれば、
出力端子に設けられた電荷蓄積部と、多相クロックのい
ずれか１つの立ち上がりエッジまたは立ち下がりエッジ
に同期して所定期間だけ前記出力端子をハイレベル電位
に導通させる第１スイッチング素子と、前記多相クロッ
クの他の立ち上がりエッジまたは立ち下がりエッジに同
期して所定期間だけ前記出力端子をローレベル電位に導
通させる第２スイッチング素子とを備えることを特徴と
する。
【００１１】これにより、多相クロックの立ち上がりエ
ッジまたは立ち下がりエッジに基づいてパルス信号を生
成することが可能となるとともに、そのパルス信号の出
力レベルを浮遊状態としてそのまま維持することができ
る。このため、多相クロックから逓倍クロックを直接生
成することが可能となり、多相クロックから逓倍クロッ
クを生成するために、多相クロックをノン・オーバーラ
ップ・パルスに変換する必要がなくなる。
【００１２】この結果、多相クロックからノン・オーバ
ーラップ・パルスを生成するためのＲＳフリップフロッ
プが不要となるだけでなく、ノン・オーバーラップ・パ
ルスから逓倍クロックを生成するための多入力ＯＲ回路
も不要となり、多相クロックの入力端子数が増加した場
合においても、回路規模の増大を抑制して、チップ面積
および消費電力の増大を抑えることが可能となるととも
に、各相間での回路のミスマッチを低減して、ジッタを
抑制することができる。
【００１３】また、請求項３記載の多相クロック処理回
路によれば、前記所定期間は、多相クロックの位相のず
れ量よりも短いことを特徴とする。これにより、第１ス
イッチング素子または第２スイッチング素子をそれぞれ
複数並列接続した場合においても、各スイッチング素子
のいずれか１個のみを導通状態として、残りのスイッチ
ング素子を浮遊状態とすることが可能となり、複数のス
イッチング素子が同時に導通状態となることを防止し
て、複数のスイッチング素子の出力レベルが干渉するこ
とを防止することができる。
【００１４】また、請求項４記載の多相クロック処理回
路によれば、前記第１スイッチング素子および前記第２
スイッチング素子はそれぞれ複数並列接続され、前記多
相クロックの各相の立ち上がりエッジまたは立ち下がり
エッジに同期して、前記第１スイッチング素子および前
記第２スイッチング素子が交互に導通することを特徴と
する。これにより、多相クロックの各相が立ち上がるか
または立ち下がるごとに、出力端子の出力レベルをハイ
レベルとローレベルとに交互に切り替えることが可能と
なるとともに、その出力レベルを浮遊状態とすることが
でき、複数のスイッチング素子の出力端子を共通接続し
た場合においても、全てのスイッチング素子の出力レベ
ルをいずれかのスイッチング素子の出力レベルに追従さ
せることができる。
【００１５】このため、第１スイッチング素子および第
２スイッチング素子をそれぞれ複数並列接続するだけ
で、他のスイッチング素子の出力との干渉を防止しつ
つ、各スイッチング素子の出力レベルを合成することが
でき、各スイッチング素子の出力レベルを合成するため
に、多入力ＯＲ回路を用いる必要がなくなることから、
動作電圧を増加させることなく、多相クロックの入力端
子数を増加させて、逓倍クロックの周波数を容易に増加
させることができる。
【００１６】さらに、立ち上がりエッジまたは立ち下が
りエッジのいずれか一方の入力タイミングのみに基づい
て、逓倍クロックのデューティ比を規定することが可能
となり、多相クロックのデューティ比がずれている場合
においても、立ち上がりエッジまたは立ち下がりエッジ
のいずれか一方の入力タイミングが揃ってさえいれば、
逓倍クロックのデューティ比を揃えることが可能とな
り、クロック品質を向上させることができる。
【００１７】また、請求項５記載の多相クロック処理回
路によれば、前記第１スイッチング素子および前記第２
スイッチング素子はそれぞれＮ個ずつ並列接続され、２
Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がり
エッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝
１〜Ｎ）番目の第１スイッチング素子が導通し、２Ｎ個
の多相クロックの第（２ｎ）相目の立ち上がりエッジま
たは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）
番目の第２スイッチング素子が導通することを特徴とす
る。
【００１８】これにより、第１スイッチング素子および
第２スイッチング素子をそれぞれＮ個ずつ並列接続する
だけで、多相クロックのＮ倍の周波数の逓倍クロックを
生成することが可能となり、Ｎ倍の周波数の逓倍クロッ
クを生成するために、ＲＳフリップフロップおよび多入
力ＯＲ回路を用いる必要がなくなることから、回路規模
の増大を抑制して、チップ面積および消費電力の増大を
抑えることが可能となるとともに、ジッタを抑制しつ
つ、クロックの高周波化を容易に実現することができ
る。
【００１９】また、請求項６記載の多相クロック処理回
路によれば、前記第１スイッチング素子は、前記ハイレ
ベル電位と出力端子との間に直列に接続された第１およ
び第２のＰチャネル型電界効果トランジスタと、前記第
１および第２のＰチャネル型電界効果トランジスタのい
ずれか一方のゲート端子に入力されるいずれか一つの多
相クロックの反転信号を前記所定期間だけ遅延させて他
方のゲート端子に出力する第１インバータとを備え、前
記第２スイッチング素子は、前記ローレベル電位と出力
端子との間に直列に接続された第１および第２のＮチャ
ネル型電界効果トランジスタと、前記第１および第２の
Ｎチャネル型電界効果トランジスタのいずれか一方のゲ
ート端子に入力されるいずれか一つの多相クロックの反
転信号を前記所定期間だけ遅延させて他方のゲート端子
に出力する第２インバータとを備えることを特徴とす
る。
【００２０】これにより、４個のトランジスタを直列接
続することで、多相クロックの各相が立ち上がるかまた
は立ち下がるごとに、出力端子の出力レベルをハイレベ
ルとローレベルとに交互に切り替えることが可能となる
とともに、その出力レベルを浮遊状態とすることができ
る。このため、多相クロックから逓倍クロックを直接生
成することが可能となり、多相クロックから逓倍クロッ
クを生成するために、多相クロックをノン・オーバーラ
ップ・パルスに変換する必要がなくなる。
【００２１】また、直列接続された４個のトランジスタ
を単に並列接続することで、多相クロックの入力端子数
の増加に対応することができ、低電圧動作を実現しつ
つ、クロックの高周波化を図ることが可能となるととも
に、多相クロックの入力数にかかわらず、入力の対称構
造を維持して、クロック品質の劣化を防止することが可
能となる。この結果、多相クロックから逓倍クロックを
生成するために、ＲＳフリップフロップおよび多入力Ｏ
Ｒ回路を不要とすることができ、回路規模の増大を抑制
して、チップ面積および消費電力の増大を抑えることが
可能となるとともに、ジッタも抑制することができる。
【００２２】また、請求項７記載のクロック逓倍回路に
よれば、多相クロックを生成する多相クロック生成回路
と、前記多相クロックから逓倍クロックを直接生成する
多相クロック処理回路とを備えることを特徴とする。こ
れにより、多相クロックから逓倍クロックを生成するた
めに、ノン・オーバーラップ・パルスを生成する必要が
なくなることから、ＲＳフリップフロップおよび多入力
ＯＲ回路を用いる必要がなくなり、回路規模の増大を抑
制して、チップ面積および消費電力の増大を抑えること
が可能となるとともに、ジッタを抑制しつつ、クロック
の高周波化を図ることができる。
【００２３】また、請求項８記載のクロック逓倍回路に
よれば、前記多相クロック生成回路は、ＰＬＬ回路また
はＤＬＬ回路であることを特徴とする。ここで、ＰＬＬ
回路またはＤＬＬ回路を用いることにより、容易に多相
クロックを生成することができる。特に、ＰＬＬ回路を
用いることにより、位相のずれ量が均一な多相クロック
を容易に生成することが可能となる。
【００２４】一方、ＤＬＬ回路を用いることにより、発
振器を用いることなく、Ｎ倍の周波数のクロックを生成
することができ、発振器に固有の低周波雑音の発生を防
止することが可能となる。また、請求項９記載のクロッ
ク逓倍回路によれば、前記多相クロック処理回路は、出
力端子に設けられた電荷蓄積部と、前記多相クロックの
第１相目の立ち上がりエッジまたは立ち下がりエッジに
同期して所定期間だけ前記出力端子をハイレベル電位に
導通させる第１スイッチング素子と、前記多相クロック
の第２相目の立ち上がりエッジまたは立ち下がりエッジ
に同期して所定期間だけ前記出力端子をローレベル電位
に導通させる第２スイッチング素子とを備えることを特
徴とする。
【００２５】これにより、多相クロックから逓倍クロッ
クを直接生成することが可能となり、多相クロックから
逓倍クロックを生成するために、多相クロックをノン・
オーバーラップ・パルスに変換する必要がなくなる。こ
のため、多相クロックからノン・オーバーラップ・パル
スを生成するためのＲＳフリップフロップが不要となる
だけでなく、ノン・オーバーラップ・パルスから逓倍ク
ロックを生成するための多入力ＯＲ回路も不要となり、
回路規模の増大を抑制して、チップ面積および消費電力
の増大を抑えることが可能となるとともに、ジッタも抑
制することができる。
【００２６】また、請求項１０記載のクロック逓倍回路
によれば、前記多相クロック処理回路は、前記第１スイ
ッチング素子および前記第２スイッチング素子がそれぞ
れ複数並列接続され、前記多相クロックの各相の立ち上
がりエッジまたは立ち下がりエッジに同期して、前記第
１スイッチング素子および前記第２スイッチング素子が
交互に導通することを特徴とする。これにより、第１ス
イッチング素子および第２スイッチング素子をそれぞれ
複数並列接続するだけで、他のスイッチング素子の出力
との干渉を防止しつつ、各スイッチング素子の出力レベ
ルを一つの時系列上に重ね合わせることができ、動作電
圧を増加させることなく、多相クロックの入力端子数を
増加させて、逓倍クロックの周波数を容易に増加させる
ことができる。
【００２７】また、請求項１１記載のクロック逓倍回路
によれば、前記多相クロック処理回路は、前記第１スイ
ッチング素子および前記第２スイッチング素子がそれぞ
れＮ個ずつ並列接続され、２Ｎ個の多相クロックの第
（２ｎ−１）相目の立ち上がりエッジまたは立ち下がり
エッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイ
ッチング素子が導通し、２Ｎ個の多相クロックの第（２
ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに
同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング
素子が導通することを特徴とする。
【００２８】これにより、第１スイッチング素子および
第２スイッチング素子をそれぞれＮ個ずつ並列接続する
だけで、多相クロックのＮ倍の周波数の逓倍クロックを
生成することが可能となり、Ｎ倍の周波数の逓倍クロッ
クを生成するために、ＲＳフリップフロップおよび多入
力ＯＲ回路を用いる必要がなくなることから、回路規模
の増大を抑制して、チップ面積および消費電力の増大を
抑えることが可能となるとともに、ジッタを抑制しつ
つ、クロックの高周波化を容易に実現することができ
る。
【００２９】また、請求項１２記載のクロック逓倍回路
によれば、前記第１スイッチング素子は、前記ハイレベ
ル電位と出力端子との間に直列に接続された第１および
第２のＰチャネル型電界効果トランジスタと、前記第１
および第２のＰチャネル型電界効果トランジスタのいず
れか一方のゲート端子に入力されるいずれか一つの多相
クロックの反転信号を前記所定期間だけ遅延させて他方
のゲート端子に出力する第１インバータとを備え、前記
第２スイッチング素子は、前記ローレベル電位と出力端
子との間に直列に接続された第１および第２のＮチャネ
ル型電界効果トランジスタと、前記第１および第２のＮ
チャネル型電界効果トランジスタのいずれか一方のゲー
ト端子に入力されるいずれか一つの多相クロックの反転
信号を前記所定期間だけ遅延させて他方のゲート端子に
出力する第２インバータとを備えることを特徴とする。
【００３０】これにより、４個のトランジスタを直列接
続することで、多相クロックから逓倍クロックを直接生
成することが可能となり、多相クロックから逓倍クロッ
クを生成するために、多相クロックをノン・オーバーラ
ップ・パルスに変換する必要がなくなる。このため、多
相クロックから逓倍クロックを生成するために、ＲＳフ
リップフロップおよび多入力ＯＲ回路を不要とすること
ができ、回路規模の増大を抑制して、チップ面積および
消費電力の増大を抑えることが可能となるとともに、ジ
ッタも抑制することができる。
【００３１】また、多相クロックの入力数が増加した場
合においても、その入力数に対応してスイッチング素子
を並列接続することで、逓倍クロックを生成することが
可能となり、トランジスタの直列接続数を増加させる必
要がなくなることから、低電圧ＩＣプロセスを容易に適
用することができる。さらに、多相クロックの入力端子
に並列接続されるスイッチング素子は同一の構成をとる
ことができ、多相クロックの入力端子数が増大した場合
においても、対称構造を維持することが可能となること
から、ジッタを増大させることなく、Ｎ倍の周波数のク
ロックを生成することが可能となる。
【００３２】
【発明の実施の形態】以下、本発明の実施形態に係る多
相クロック処理回路およびクロック逓倍回路について図
面を参照しながら説明する。図１は、本発明の一実施形
態に係る多相クロック処理回路の構成を示す図である。
なお、以下の説明では、多相クロックとして、図７に示
すように、（π／Ｎ＝π／５）ずつ位相のずれた２Ｎ＝
１０個のクロック信号Ｃｋ１〜Ｃｋ１０が入力される場
合を例にとって説明する。
【００３３】図１において、この多相クロック処理回路
は、２Ｎ＝２×５＝１０個のクロック信号Ｃｋ１〜Ｃｋ
１０に対応して、Ｎ＝５個の回路ブロックＢＬ１〜ＢＬ
５から構成され、各回路ブロックＢＬ１〜ＢＬ５には、
互いに直列接続された２個のＰＭＯＳトランジスタが設
けられるとともに、互いに直列接続された２個のＮＭＯ
Ｓトランジスタが設けられている。すなわち、回路ブロ
ックＢＬ１において、ハイレベル電位ＨＬと出力端子Ｕ
１との間には、ＰＭＯＳトランジスタＰ１とＰＭＯＳト
ランジスタＰ１’とが直列接続されるとともに、ローレ
ベル電位ＬＬと出力端子Ｕ１との間には、ＮＭＯＳトラ
ンジスタＮ１とＮＭＯＳトランジスタＮ１’とが直列接
続されている。
【００３４】また、回路ブロックＢＬ２において、ハイ
レベル電位ＨＬと出力端子Ｕ２との間には、ＰＭＯＳト
ランジスタＰ２とＰＭＯＳトランジスタＰ２’とが直列
接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ
２との間には、ＮＭＯＳトランジスタＮ２とＮＭＯＳト
ランジスタＮ２’とが直列接続されている。また、回路
ブロックＢＬ３において、ハイレベル電位ＨＬと出力端
子Ｕ３との間には、ＰＭＯＳトランジスタＰ３とＰＭＯ
ＳトランジスタＰ３’とが直列接続されるとともに、ロ
ーレベル電位ＬＬと出力端子Ｕ３との間には、ＮＭＯＳ
トランジスタＮ３とＮＭＯＳトランジスタＮ３’とが直
列接続されている。
【００３５】また、回路ブロックＢＬ４において、ハイ
レベル電位ＨＬと出力端子Ｕ４との間には、ＰＭＯＳト
ランジスタＰ４とＰＭＯＳトランジスタＰ４’とが直列
接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ
４との間には、ＮＭＯＳトランジスタＮ４とＮＭＯＳト
ランジスタＮ４’とが直列接続されている。また、回路
ブロックＢＬ５において、ハイレベル電位ＨＬと出力端
子Ｕ５との間には、ＰＭＯＳトランジスタＰ５とＰＭＯ
ＳトランジスタＰ５’とが直列接続されるとともに、ロ
ーレベル電位ＬＬと出力端子Ｕ５との間には、ＮＭＯＳ
トランジスタＮ５とＮＭＯＳトランジスタＮ５’とが直
列接続されている。
【００３６】ここで、ＰＭＯＳトランジスタＰ１のゲー
トには、クロック信号Ｃｋ１の反転信号Ｃｋ１Ｂが入力
されるとともに、ＰＭＯＳトランジスタＰ１’のゲート
には、クロック信号Ｃｋ１の反転信号Ｃｋ１Ｂがインバ
ータＩＶ１を介して入力される。また、ＮＭＯＳトラン
ジスタＮ１のゲートには、クロック信号Ｃｋ２が入力さ
れるとともに、ＮＭＯＳトランジスタＮ１’のゲートに
は、クロック信号Ｃｋ２がインバータＩＶ２を介して入
力される。
【００３７】また、ＰＭＯＳトランジスタＰ２のゲート
には、クロック信号Ｃｋ３の反転信号Ｃｋ３Ｂが入力さ
れるとともに、ＰＭＯＳトランジスタＰ２’のゲートに
は、クロック信号Ｃｋ３の反転信号Ｃｋ３Ｂがインバー
タＩＶ３を介して入力される。また、ＮＭＯＳトランジ
スタＮ２のゲートには、クロック信号Ｃｋ４が入力され
るとともに、ＮＭＯＳトランジスタＮ２’のゲートに
は、クロック信号Ｃｋ４がインバータＩＶ４を介して入
力される。
【００３８】また、ＰＭＯＳトランジスタＰ３のゲート
には、クロック信号Ｃｋ５の反転信号Ｃｋ５Ｂが入力さ
れるとともに、ＰＭＯＳトランジスタＰ５’のゲートに
は、クロック信号Ｃｋ５の反転信号Ｃｋ５Ｂがインバー
タＩＶ５を介して入力される。また、ＮＭＯＳトランジ
スタＮ３のゲートには、クロック信号Ｃｋ６が入力され
るとともに、ＮＭＯＳトランジスタＮ３’のゲートに
は、クロック信号Ｃｋ６がインバータＩＶ６を介して入
力される。
【００３９】また、ＰＭＯＳトランジスタＰ４のゲート
には、クロック信号Ｃｋ７の反転信号Ｃｋ７Ｂが入力さ
れるとともに、ＰＭＯＳトランジスタＰ４’のゲートに
は、クロック信号Ｃｋ７の反転信号Ｃｋ７Ｂがインバー
タＩＶ７を介して入力される。また、ＮＭＯＳトランジ
スタＮ４のゲートには、クロック信号Ｃｋ８が入力され
るとともに、ＮＭＯＳトランジスタＮ４’のゲートに
は、クロック信号Ｃｋ８がインバータＩＶ８を介して入
力される。
【００４０】また、ＰＭＯＳトランジスタＰ５のゲート
には、クロック信号Ｃｋ９の反転信号Ｃｋ９Ｂが入力さ
れるとともに、ＰＭＯＳトランジスタＰ５’のゲートに
は、クロック信号Ｃｋ９の反転信号Ｃｋ９Ｂがインバー
タＩＶ９を介して入力される。また、ＮＭＯＳトランジ
スタＮ５のゲートには、クロック信号Ｃｋ１０が入力さ
れるとともに、ＮＭＯＳトランジスタＮ５’のゲートに
は、クロック信号Ｃｋ１０がインバータＩＶ１０を介し
て入力される。
【００４１】そして、各回路ブロックＢＬ１〜ＢＬ５の
出力端子Ｕ１〜Ｕ５は共通接続されるとともに、これら
の出力端子Ｕ１〜Ｕ５はインバータＩＶｏを介して出力
端子Ｔ０に接続されている。なお、出力端子Ｕ１〜Ｕ５
には、寄生容量Ｃ１が存在している。ここで、インバー
タＩＶ１〜ＩＶ１０は、入力信号を反転させるととも
に、最低限必要とされる入力信号の遅延時間を確保する
ためのもので、必要な遅延時間を確保するために、イン
バータＩＶ１〜ＩＶ１０は駆動能力を意図的に落として
設計される。
【００４２】なお、図１の例では、１段分のインバータ
ＩＶ１〜ＩＶ１０をそれぞれ介して、ＰＭＯＳトランジ
スタＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’
〜Ｎ５’の各ゲートに入力信号を入力する方法について
説明したが、これらの入力信号の遅延量を調整するた
め、奇数個分のインバータをそれぞれ介して、ＰＭＯＳ
トランジスタＰ１’〜Ｐ５’およびＮＭＯＳトランジス
タＮ１’〜Ｎ５’の各ゲートに入力信号を入力するよう
にしてもよい。
【００４３】また、図１の例では、ＰＭＯＳトランジス
タＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’〜
Ｎ５’の各ゲートにインバータＩＶ１〜ＩＶ１０をそれ
ぞれ設ける方法について説明したが、ＰＭＯＳトランジ
スタＰ１〜Ｐ５およびＮＭＯＳトランジスタＮ１〜Ｎ５
の各ゲートにインバータＩＶ１〜ＩＶ１０をそれぞれ設
けるようにしてもよい。図２は、本発明の一実施形態に
係る多相クロック処理回路の動作を示すタイミングチャ
ートである。なお、以下の説明では、各インバータＩＶ
１〜ＩＶ１０の遅延時間はｔに設定されているものとす
る。
【００４４】図２の時刻ｔ１において、クロック信号Ｃ
ｋ１が立ち上がると（すなわち、ローレベルからハイレ
ベルに変化すると）、その反転信号Ｃｋ１Ｂは立ち下が
る（すなわち、ハイレベルからローレベルに変化す
る）。そして、その反転信号Ｃｋ１ＢがＰＭＯＳトラン
ジスタＰ１のゲートに入力されるため、ＰＭＯＳトラン
ジスタＰ１はオンする。一方、ＰＭＯＳトランジスタＰ
１’のゲートにはインバータＩＶ１が接続され、この反
転信号Ｃｋ１ＢがインバータＩＶ１を介してＰＭＯＳト
ランジスタＰ１’のゲートに入力される。
【００４５】このため、ＰＭＯＳトランジスタＰ１’の
ゲートに入力されるクロック信号Ｃｋ１’は、反転信号
Ｃｋ１Ｂの立ち下がり時刻ｔ１から遅延時間ｔだけ遅れ
て立ち上がり（すなわち、ローレベルからハイレベルに
変化し）、時刻ｔ１では、ＰＭＯＳトランジスタＰ１’
のゲートはローレベルのままとなる。この結果、時刻ｔ
１では、ＰＭＯＳトランジスタＰ１がオンするととも
に、ＰＭＯＳトランジスタＰ１’のオン状態がそのまま
維持され、出力端子Ｕ１はハイレベル電位に導通する。
【００４６】一方、時刻ｔ１では、クロック信号Ｃｋ２
のレベルは定常状態にあり、ＮＭＯＳトランジスタＮ
１、Ｎ１’の少なくとも一方はオフするので、出力端子
Ｕ１はローレベル電位から遮断される。この結果、回路
ブロックＢＬ１の出力端子Ｕ１はハイレベルに変化す
る。また、時刻ｔ１では、他の回路ブロックＢＬ２〜Ｂ
Ｌ５のクロック信号Ｃｋ３〜Ｃｋ１０は、クロック信号
Ｃｋ６を除いて定常状態にあり、また、時刻ｔ１では、
クロック信号Ｃｋ６の反転信号Ｃｋ６’のレベルがロー
レベルであるから、ＮＭＯＳトランジスタＮ３’はオフ
となっている。
【００４７】このため、時刻ｔ１では、他の回路ブロッ
クＢＬ２〜ＢＬ５の出力端子Ｕ２〜Ｕ５は、ハイレベル
およびローレベルのいずれの電位からも遮断され、浮遊
状態となる。この結果、回路ブロックＢＬ１〜ＢＬ５の
出力端子Ｕ１〜Ｕ５が共通接続されている場合において
も、時刻ｔ１では、回路ブロックＢＬ１の出力端子Ｕ１
の出力が、他の回路ブロックＢＬ２〜ＢＬ５の出力と干
渉することを防止することができる。
【００４８】このため、時刻ｔ１では、回路ブロックＢ
Ｌ１の出力端子Ｕ１からの出力により、回路ブロックＢ
Ｌ１〜ＢＬ５全体の出力ＯＵＴＢが規定され、回路ブロ
ックＢＬ１の出力端子Ｕ１のレベルがインバータＩＶｏ
で反転されて、逓倍クロックＯＵＴはハイレベルからロ
ーレベルに変化する。次に、時刻ｔ１から遅延時間ｔだ
け経過した時刻ｔ２になると、インバータＩＶ１によっ
て遅延していたクロック信号Ｃｋ１’が立ち上がり、Ｐ
ＭＯＳトランジスタＰ１’のゲートがハイレベルになる
ため、ＰＭＯＳトランジスタＰ１’がオフする。
【００４９】この結果、出力端子Ｕ１はハイレベル電位
から遮断され、出力端子Ｕ１は浮遊状態（図２では、Ｚ
で示す）になる。ここで、出力端子Ｕ１には寄生容量Ｃ
１が存在し、出力端子Ｕ１が浮遊状態になった場合にお
いても、この寄生容量Ｃ１の電荷保持作用によって、回
路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢはハイレ
ベルを維持することができ、逓倍クロックＯＵＴはロー
レベルを維持することができる。
【００５０】次に、時刻ｔ３になると、クロック信号Ｃ
ｋ２が立ち上がり（すなわち、ローレベルからハイレベ
ルに変化し）、そのクロック信号Ｃｋ２がＮＭＯＳトラ
ンジスタＮ１のゲートに入力されるため、ＮＭＯＳトラ
ンジスタＮ１はオンする。一方、ＮＭＯＳトランジスタ
Ｎ１’のゲートにはインバータＩＶ２が接続され、この
クロック信号Ｃｋ２がインバータＩＶ２を介してＮＭＯ
ＳトランジスタＮ１’のゲートに入力される。
【００５１】このため、ＮＭＯＳトランジスタＮ１’の
ゲートに入力されるクロック信号Ｃｋ２Ｂ’は、クロッ
ク信号Ｃｋ２の立ち上がり時刻ｔ３から遅延時間ｔだけ
遅れて立ち下がり（すなわち、ハイレベルからローレベ
ルに変化し）、時刻ｔ３では、ＮＭＯＳトランジスタＮ
１’のゲートはハイレベルのままとなる。この結果、時
刻ｔ３では、ＮＭＯＳトランジスタＮ１がオンするとと
もに、ＮＭＯＳトランジスタＮ１’のオン状態がそのま
ま維持され、出力端子Ｕ１はローレベル電位に導通す
る。
【００５２】一方、時刻ｔ３では、クロック信号Ｃｋ１
のレベルは定常状態にあり、ＰＭＯＳトランジスタＰ
１、Ｐ１’の少なくとも一方はオフするので、出力端子
Ｕ１はハイレベル電位から遮断される。この結果、回路
ブロックＢＬ１の出力端子Ｕ１はローレベルに変化す
る。また、時刻ｔ３では、他の回路ブロックＢＬ２〜Ｂ
Ｌ５のクロック信号Ｃｋ３〜Ｃｋ１０は、クロック信号
Ｃｋ７を除いて定常状態にあり、また、時刻ｔ７では、
クロック信号Ｃｋ７の反転信号Ｃｋ７’のレベルがハイ
レベルであるから、ＰＭＯＳトランジスタＰ４’はオフ
となっている。
【００５３】このため、時刻ｔ３では、他の回路ブロッ
クＢＬ２〜ＢＬ５の出力端子Ｕ２〜Ｕ５は、ハイレベル
およびローレベルのいずれの電位からも遮断され、浮遊
状態となる。この結果、回路ブロックＢＬ１〜ＢＬ５の
出力端子Ｕ１〜Ｕ５が共通接続されている場合において
も、時刻ｔ３では、回路ブロックＢＬ１の出力端子Ｕ１
の出力が、他の回路ブロックＢＬ２〜ＢＬ５の出力と干
渉することを防止することができる。
【００５４】このため、時刻ｔ３では、回路ブロックＢ
Ｌ１の出力端子Ｕ１からの出力により、回路ブロックＢ
Ｌ１〜ＢＬ５全体の出力ＯＵＴＢが規定され、回路ブロ
ックＢＬ１の出力端子Ｕ１のレベルがインバータＩＶｏ
で反転されて、逓倍クロックＯＵＴはローレベルからハ
イレベルに変化する。次に、時刻ｔ３から遅延時間ｔだ
け経過した時刻ｔ４になると、インバータＩＶ２によっ
て遅延していたクロック信号Ｃｋ２Ｂ’が立ち下がり、
ＮＭＯＳトランジスタＮ１’のゲートがローレベルにな
るため、ＮＭＯＳトランジスタＮ１’がオフする。
【００５５】この結果、出力端子Ｕ１はローレベル電位
から遮断され、出力端子Ｕ１は浮遊状態（図２では、Ｚ
で示す）になる。ここで、出力端子Ｕ１には寄生容量Ｃ
１が存在し、出力端子Ｕ１が浮遊状態になった場合にお
いても、この寄生容量Ｃ１の電荷保持作用によって、回
路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢはローレ
ベルを維持することができ、逓倍クロックＯＵＴはハイ
レベルを維持することができる。
【００５６】以下、他のクロック信号Ｃｋ３〜Ｃｋ１０
に対しても、回路ブロックＢＬ２〜ＢＬ５により、同様
の動作が繰り返される。このため、逓倍クロックＯＵＴ
は、多相クロックＣｋ１〜Ｃｋ１０が順次立ち上がるご
とに、ハイレベルとローレベルとの間の状態遷移を繰り
返し、多相クロックＣｋ１〜Ｃｋ１０の５倍の周波数の
逓倍クロックＯＵＴを生成することができる。
【００５７】このように、各回路ブロックＢＬ１〜ＢＬ
５の出力端子Ｕ１〜Ｕ５のレベル変化後に、その出力端
子Ｕ１〜Ｕ５を浮遊状態にすることにより、回路ブロッ
クＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５を共通接続した
場合においても、各回路ブロックＢＬ１〜ＢＬ５間の出
力の干渉を防止しつつ、各回路ブロックＢＬ１〜ＢＬ５
の出力を回路ブロックＢＬ１〜ＢＬ５全体の出力とする
ことができる。この結果、多相クロックの相数が増えた
場合においても、回路ブロックＢＬ１〜ＢＬ５を単に並
列接続するだけで、逓倍クロックを生成することがで
き、各回路ブロックＢＬ１〜ＢＬ５からの出力を合成す
るために、多入力ＯＲ回路を用いる必要がなくなる。
【００５８】このため、多相クロックの相数が増えた場
合においても、トランジスタの直列接続数を増加させる
必要がなくなることから、低電圧ＩＣプロセスを用い
て、クロックの高周波化を図ることができる。また、多
相クロックの相数が増えた場合においても、回路ブロッ
クＢＬ１〜ＢＬ５を単に並列接続するだけでよく、各入
力端子の対称構造を維持することが可能となることか
ら、ジッタの増加を抑制しつつ、クロックの高周波化を
図ることができる。
【００５９】また、多相クロックＣｋ１〜Ｃｋ１０の立
ち上がりエッジのみを用いて、逓倍クロックＯＵＴを直
接生成することが可能となることから、多相クロックＣ
ｋ１〜Ｃｋ１０からノン・オーバーラップ・パルスを生
成するためのＲＳフリップフロップが不要となる。この
ため、多相クロックＣｋ１〜Ｃｋ１０の入力端子数が増
加した場合においても、回路規模の増大を抑制して、チ
ップ面積および消費電力の増大を抑えることが可能とな
るとともに、多相クロックＣｋ１〜Ｃｋ１０の各相間で
の各回路ブロックＢＬ１〜ＢＬ５のミスマッチを低減し
て、ジッタを抑制することができる。
【００６０】さらに、多相クロックＣｋ１〜Ｃｋ１０の
立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを
生成することにより、多相クロックＣｋ１〜Ｃｋ１０の
デューティ比が５０％からずれた場合においても、逓倍
クロックＯＵＴのデューティ比を５０％に維持すること
が可能となるとともに、逓倍クロックＯＵＴのデューテ
ィ比が０％を下回ったり、１００％を上回ったりして、
パルスが消失することを防止することができる。
【００６１】なお、回路ブロックＢＬ１〜ＢＬ５の出力
端子Ｕ１〜Ｕ５を共通接続した際に、回路ブロックＢＬ
１〜ＢＬ５間での出力の干渉を防止するために、インバ
ータＩＶ１〜ＩＶ１０の各遅延量ｔを多相クロックの位
相のずれ量（π／Ｎ）より小さく設定することが必要で
ある。次に、図１の多相クロック処理回路が適用される
クロック逓倍回路について説明する。
【００６２】図３は、本発明の第１実施形態に係るクロ
ック逓倍回路に適用されるＤＬＬ回路の構成例を示すブ
ロック図である。図３において、ＤＬＬ回路には、位相
比較器ＰＤ、チャージポンプ回路ＣＰ、コンデンサＣ２
および可変遅延回路Ｈ１〜Ｈ１０が設けられている。こ
こで、可変遅延回路Ｈ１〜Ｈ１０は直列接続され、各可
変遅延回路Ｈ１〜Ｈ１０からは多相クロックＣｋ１〜Ｃ
ｋ１０が出力されるとともに、可変遅延回路Ｈ１〜Ｈ１
０の初段には、図７の基準信号Ｓｒｅｆが入力され、可
変遅延回路Ｈ１〜Ｈ１０の最終段の出力信号Ｃｋ１０は
位相比較器ＰＤにフィードバックされる。
【００６３】そして、位相比較器ＰＤにフィードバック
された信号Ｃｋ１０は、位相比較器ＰＤにて基準信号Ｓ
ｒｅｆと比較され、信号Ｃｋ１０と基準信号Ｓｒｅｆと
の位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号
がチャージポンプ回路ＣＰに出力される。チャージポン
プ回路ＣＰでは、Ｕｐ信号が出力されると、コンデンサ
Ｃ２に電荷をチャージし、Ｄｏｗｎ信号が出力される
と、コンデンサＣ２に蓄積されている電荷をデスチャー
ジさせる。そして、コンデンサＣ２に蓄積されている電
荷によって規定される電圧を、制御電圧Ｖｃとして各可
変遅延回路Ｈ１〜Ｈ１０に出力する。
【００６４】各可変遅延回路Ｈ１〜Ｈ１０は、制御電圧
Ｖｃによって遅延量が変化し、各可変遅延回路Ｈ１〜Ｈ
１０から出力される多相クロックＣｋ１〜Ｃｋ１０は、
信号Ｃｋ１０と基準信号Ｓｒｅｆとの位相が一致するよ
うに遅延量が制御される。この結果、図７に示すよう
に、位相が１／１０周期ずつずれた１０相分の多相クロ
ックＣｋ１〜Ｃｋ１０を生成することができる。この図
３のＤＬＬ回路で生成された多相クロックＣｋ１〜Ｃｋ
１０は、図１の多相クロック処理回路の入力信号として
用いることができる。
【００６５】ここで、多相クロックＣｋ１〜Ｃｋ１０を
生成するためにＤＬＬ回路を用いることにより、発振器
を用いることなく、Ｎ倍の周波数のクロックを生成する
ことができ、発振器に固有の低周波雑音の発生を防止す
ることが可能となる。図４は、本発明の第２実施形態に
係るクロック逓倍回路に適用されるＰＬＬ回路の構成例
を示すブロック図、図５は、図４の電圧制御発振器の構
成例を示す図である。
【００６６】図４、５において、ＰＬＬ回路には、位相
比較器１１、チャージポンプ回路１２および電圧制御発
振器１３が設けられ、電圧制御発振器１３には、差動型
可変遅延インバータＳＨ１〜ＳＨ５および差動型インバ
ータＳＨ６〜ＳＨ１０が設けられている。ここで、差動
型可変遅延インバータＳＨ１〜ＳＨ５は縦続接続される
とともに、差動型可変遅延インバータＳＨ１〜ＳＨ５の
最終段は差動型可変遅延インバータＳＨ１〜ＳＨ５の初
段に接続されることにより、リングオシレータが構成さ
れている。
【００６７】また、各差動型可変遅延インバータＳＨ１
〜ＳＨ５には、チャージポンプ回路１２から出力される
制御電圧Ｖｃが入力され、この制御電圧Ｖｃに基づいて
遅延量が制御される。さらに、差動型可変遅延インバー
タＳＨ１の反転出力端子は、差動型インバータＳＨ６の
非反転入力端子に接続され、差動型可変遅延インバータ
ＳＨ１の非反転出力端子は、差動型インバータＳＨ６の
反転入力端子に接続され、差動型可変遅延インバータＳ
Ｈ２の反転出力端子は、差動型インバータＳＨ７の非反
転入力端子に接続され、差動型可変遅延インバータＳＨ
２の非反転出力端子は、差動型インバータＳＨ７の反転
入力端子に接続され、差動型可変遅延インバータＳＨ３
の反転出力端子は、差動型インバータＳＨ８の非反転入
力端子に接続され、差動型可変遅延インバータＳＨ３の
非反転出力端子は、差動型インバータＳＨ８の反転入力
端子に接続され、差動型可変遅延インバータＳＨ４の反
転出力端子は、差動型インバータＳＨ９の非反転入力端
子に接続され、差動型可変遅延インバータＳＨ４の非反
転出力端子は、差動型インバータＳＨ９の反転入力端子
に接続され、差動型可変遅延インバータＳＨ５の反転出
力端子は、差動型インバータＳＨ１０の非反転出力端子
に接続され、差動型可変遅延インバータＳＨ５の非反転
出力端子は、差動型インバータＳＨ１０の反転出力端子
に接続されている。
【００６８】そして、差動型インバータＳＨ６〜ＳＨ１
０の非反転出力端子からは、多相クロックＣｋ１〜Ｃｋ
５が出力されるとともに、差動型インバータＳＨ６〜Ｓ
Ｈ１０の反転出力端子からは、多相クロックＣｋ６〜Ｃ
ｋ１０が出力される。ここで、電圧制御発振器１３から
出力される多相クロックＣｋ１〜Ｃｋ１０のいずれか１
つのクロックが位相比較器１１に入力される。また、位
相比較器１１には、図７の基準信号Ｓｒｅｆが入力さ
れ、電圧制御発振器１３から入力された信号が基準信号
Ｓｒｅｆと比較される。そして、電圧制御発振器１３か
ら入力された信号と基準信号Ｓｒｅｆとの位相のずれに
対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポン
プ回路１２に出力される。
【００６９】チャージポンプ回路１２は、Ｕｐ信号が出
力されると、制御電圧Ｖｃを上昇させ、Ｄｏｗｎ信号が
出力されると、制御電圧Ｖｃを下降させて、その制御電
圧Ｖｃを電圧制御発振器１３に出力する。電圧制御発振
器１３では、制御電圧Ｖｃによって差動型可変遅延イン
バータＳＨ１〜ＳＨ５の遅延量が変化し、差動型インバ
ータＳＨ６〜ＳＨ１０から出力される多相クロックＣｋ
１〜Ｃｋ１０は、電圧制御発振器１３から出力される信
号と基準信号Ｓｒｅｆとの位相が一致するように遅延量
が制御される。
【００７０】この結果、図７に示すように、位相が１／
１０周期ずつずれた１０相分の多相クロックＣｋ１〜Ｃ
ｋ１０を生成することができる。なお、この図７のＰＬ
Ｌ回路で生成された多相クロックＣｋ１〜Ｃｋ１０は、
図１の多相クロック処理回路の入力信号として用いるこ
とができる。このように、多相クロックＣｋ１〜Ｃｋ１
０を生成するためにＰＬＬ回路を用いることにより、位
相のずれ量が均一な多相クロックを容易に生成すること
ができる。
【００７１】なお、上述した実施形態では、多相クロッ
クＣｋ１〜Ｃｋ１０の立ち上がりエッジを用いて、逓倍
クロックＯＵＴを生成する方法について説明したが、多
相クロックＣｋ１〜Ｃｋ１０の立ち下がりエッジを用い
て、逓倍クロックＯＵＴを生成するようにしてもよい。
また、多相クロックの立ち上がりエッジおよび立ち下が
りエッジの両方を用いて逓倍クロックを生成するように
してもよく、これにより、２Ｎ相の多相クロックを用い
ることなく、Ｎ相の多相クロックを用いるだけで、Ｎ逓
倍の逓倍クロックを生成することが可能となる（ただ
し、Ｎが奇数のときに限る）。
【００７２】
【発明の効果】以上説明したように、本発明によれば、
多相クロックから逓倍クロックを直接生成することが可
能となり、ＲＳフリップフロップおよび多入力ＯＲ回路
を用いる必要がなくなることから、回路規模の増大を抑
制して、チップ面積および消費電力の増大を抑えること
が可能となるとともに、ジッタを抑制しつつ、クロック
の高周波化を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る多相クロック処理回
路の構成を示す図である。
【図２】本発明の一実施形態に係る多相クロック処理回
路の動作を示すタイミングチャートである。
【図３】本発明の第１実施形態に係るクロック逓倍回路
に適用されるＤＬＬ回路の構成例を示すブロック図であ
る。
【図４】本発明の第２実施形態に係るクロック逓倍回路
に適用されるＰＬＬ回路の構成例を示すブロック図であ
る。
【図５】図４の電圧制御発振器の構成例を示す図であ
る。
【図６】従来のクロック逓倍回路に用いられるクロック
論理合成回路の構成例を示す図である。
【図７】クロック逓倍回路に用いられる多相クロックの
一例を示す図である。
【図８】従来の逓倍クロックの生成に用いられるノン・
オーバーラップ・パルスの一例を示す図である。
【符号の説明】
Ｐ１〜Ｐ５、Ｐ１’〜Ｐ５’ ＰＭＯＳトランジスタ Ｎ１〜Ｎ５、Ｎ１’〜Ｎ５’ ＮＭＯＳトランジスタ ＩＶ１〜ＩＶ１０、ＩＶｏ インバータ Ｃ１ 寄生容量 ＢＬ１〜ＢＬ５ 回路ブロック ＰＤ、１１ 位相比較器 ＣＰ、１２ チャージポンプ回路 Ｃ２ コンデンサ Ｈ１〜Ｈ１０ 遅延回路 １３ 電圧制御発振器 ＳＨ１〜Ｓ５ 差動型可変遅延インバータ ＳＨ６〜Ｓ１０ 差動型インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/081 Ｈ０３Ｌ 7/08 Ｆ 7/099 Ｊ Ｆターム(参考） 5B079 CC02 CC13 CC20 DD06 DD17 5J039 AC10 AC14 EE15 EE21 KK10 KK13 KK20 MM10 5J056 AA03 AA39 BB17 BB53 CC05 DD13 DD28 DD51 EE11 FF04 5J106 AA04 CC01 CC21 CC41 CC59 DD24 KK00 KK25 KK39 LL01

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 多相クロックの立ち上がりエッジまたは
    立ち下がりエッジに同期して、出力レベルをハイレベル
    とローレベルとの間で交互に切り替える出力レベル切替
    手段と、 前記出力レベルの切り替え後に、前記出力レベルを浮遊
    状態に設定する浮遊状態設定手段とを備えることを特徴
    とする多相クロック処理回路。
  2. 【請求項２】 出力端子に設けられた電荷蓄積部と、 多相クロックのいずれか１つの立ち上がりエッジまたは
    立ち下がりエッジに同期して所定期間だけ前記出力端子
    をハイレベル電位に導通させる第１スイッチング素子
    と、 前記多相クロックの他の立ち上がりエッジまたは立ち下
    がりエッジに同期して所定期間だけ前記出力端子をロー
    レベル電位に導通させる第２スイッチング素子とを備え
    ることを特徴とする多相クロック処理回路。
  3. 【請求項３】 前記所定期間は、多相クロックの位相の
    ずれ量よりも短いことを特徴とする請求項２記載の多相
    クロック処理回路。
  4. 【請求項４】 前記第１スイッチング素子および前記第
    ２スイッチング素子はそれぞれ複数並列接続され、 前記多相クロックの各相の立ち上がりエッジまたは立ち
    下がりエッジに同期して、前記第１スイッチング素子お
    よび前記第２スイッチング素子が交互に導通することを
    特徴とする請求項２または３記載の多相クロック処理回
    路。
  5. 【請求項５】 前記第１スイッチング素子および前記第
    ２スイッチング素子はそれぞれＮ個ずつ並列接続され、 ２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上が
    りエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ
    ＝１〜Ｎ）番目の第１スイッチング素子が導通し、 ２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエ
    ッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１
    〜Ｎ）番目の第２スイッチング素子が導通することを特
    徴とする請求項４記載の多相クロック処理回路。
  6. 【請求項６】 前記第１スイッチング素子は、 前記ハイレベル電位と出力端子との間に直列に接続され
    た第１および第２のＰチャネル型電界効果トランジスタ
    と、 前記第１および第２のＰチャネル型電界効果トランジス
    タのいずれか一方のゲート端子に入力されるいずれか一
    つの多相クロックの反転信号を前記所定期間だけ遅延さ
    せて他方のゲート端子に出力する第１インバータとを備
    え、 前記第２スイッチング素子は、 前記ローレベル電位と出力端子との間に直列に接続され
    た第１および第２のＮチャネル型電界効果トランジスタ
    と、 前記第１および第２のＮチャネル型電界効果トランジス
    タのいずれか一方のゲート端子に入力されるいずれか一
    つの多相クロックの反転信号を前記所定期間だけ遅延さ
    せて他方のゲート端子に出力する第２インバータとを備
    えることを特徴とする請求項２〜５のいずれか１項記載
    の多相クロック処理回路。
  7. 【請求項７】 多相クロックを生成する多相クロック生
    成回路と、 前記多相クロックから逓倍クロックを直接生成する多相
    クロック処理回路とを備えることを特徴とするクロック
    逓倍回路。
  8. 【請求項８】 前記多相クロック生成回路は、ＰＬＬ回
    路またはＤＬＬ回路であることを特徴とする請求項７記
    載のクロック逓倍回路。
  9. 【請求項９】 前記多相クロック処理回路は、 出力端子に設けられた電荷蓄積部と、 前記多相クロックのいずれか１つの立ち上がりエッジま
    たは立ち下がりエッジに同期して所定期間だけ前記出力
    端子をハイレベル電位に導通させる第１スイッチング素
    子と、 前記多相クロックの他の立ち上がりエッジまたは立ち下
    がりエッジに同期して所定期間だけ前記出力端子をロー
    レベル電位に導通させる第２スイッチング素子とを備え
    ることを特徴とする請求項７または８記載のクロック逓
    倍回路。
  10. 【請求項１０】 前記多相クロック処理回路は、 前記第１スイッチング素子および前記第２スイッチング
    素子がそれぞれ複数並列接続され、 前記多相クロックの各相の立ち上がりエッジまたは立ち
    下がりエッジに同期して、前記第１スイッチング素子お
    よび前記第２スイッチング素子が交互に導通することを
    特徴とする請求項９記載のクロック逓倍回路。
  11. 【請求項１１】 前記多相クロック処理回路は、 前記第１スイッチング素子および前記第２スイッチング
    素子がそれぞれＮ個ずつ並列接続され、 ２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上が
    りエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ
    ＝１〜Ｎ）番目の第１スイッチング素子が導通し、 ２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエ
    ッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１
    〜Ｎ）番目の第２スイッチング素子が導通することを特
    徴とする請求項１０記載のクロック逓倍回路。
  12. 【請求項１２】 前記第１スイッチング素子は、 前記ハイレベル電位と出力端子との間に直列に接続され
    た第１および第２のＰチャネル型電界効果トランジスタ
    と、 前記第１および第２のＰチャネル型電界効果トランジス
    タのいずれか一方のゲート端子に入力されるいずれか一
    つの多相クロックの反転信号を前記所定期間だけ遅延さ
    せて他方のゲート端子に出力する第１インバータとを備
    え、 前記第２スイッチング素子は、 前記ローレベル電位と出力端子との間に直列に接続され
    た第１および第２のＮチャネル型電界効果トランジスタ
    と、 前記第１および第２のＮチャネル型電界効果トランジス
    タのいずれか一方のゲート端子に入力されるいずれか一
    つの多相クロックの反転信号を前記所定期間だけ遅延さ
    せて他方のゲート端子に出力する第２インバータとを備
    えることを特徴とする請求項９〜１１のいずれか１項記
    載のクロック逓倍回路。
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