CN1251043C - 多相时钟处理电路和时钟倍频电路 - Google Patents

多相时钟处理电路和时钟倍频电路 Download PDF

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Abstract

一种多相时钟处理电路和时钟倍频电路，由多相时钟直接生成倍频时钟。在电路块BL1中，在高电平电位HL和输出端子U1之间，串联连接PMOS晶体管P1和PMOS晶体管P1′，同时在低电平电位LL和输出端子U1之间，串联连接NMOS晶体管N1和NMOS晶体管N1′，在PMOS晶体管P1的栅极上输入时钟信号Ck1的反相信号Ck1B，同时在PMOS晶体管Pl′的栅极上通过反相器IV1输入时钟信号Ck1的反相信号Ck1B，在NMOS晶体管N1的栅极上输入时钟信号Ck2，同时在NMOS晶体管N1′的栅极上通过反相器IV2输入时钟信号Ck2。

Description

多相时钟处理电路和时钟倍频电路
技术领域
本发明涉及多相时钟处理电路和时钟倍频电路，特别适合于不将多相时钟变换成非重叠脉冲，而从多相时钟直接生成倍频时钟的情况。
背景技术
在现有的时钟倍频电路中，利用多相时钟的偏差来生成非重叠脉冲，通过获得该非重叠脉冲的逻辑和，从而获得N倍的时钟频率。
这里，多相时钟是每(π/N)相位偏差的2N个时钟信号。
在该时钟倍频电路中，为了从多相时钟生成非重叠脉冲，使用N个RS触发器，同时为了获得非重叠脉冲的逻辑和来生成倍频时钟，使用N输入或电路。
图6是表示用于现有的时钟倍频电路的时钟逻辑合成电路的结构例的图，图7是表示用于时钟倍频电路的一例多相时钟的图，图8是表示用于现有的倍频时钟生成的一例非重叠脉冲的图。再有，该时钟逻辑合成电路由2N个多相时钟来生成N个非重叠脉冲，而且，由该N个非重叠脉冲生成N倍的倍频时钟，在本例中，表示N＝5的情况。
在图6～图8中，在时钟逻辑合成电路中，为了由10个多相时钟Ck1～Ck10生成5个非重叠脉冲S1～S5而设置5个RS触发器FF1～FF5，同时为了由5个非重叠脉冲S1～S5生成5倍的倍频时钟而设置5输入的多输入OR(或)电路OR。
然后，向RS触发器FF1～FF5输入图7的多相时钟Ck1～Ck10。
即，将时钟Ck1、Ck2输入到RS触发器FF1，将时钟Ck3、Ck4输入到RS触发器FF2，将时钟Ck5、Ck6输入到RS触发器FF3，将时钟Ck7、Ck8输入到RS触发器FF4，将时钟Ck9、Ck10输入到RS触发器FF5。
然后，在各RS触发器FF1～FF5中，检测各时钟Ck1～Ck10的上升沿，输出与各时钟Ck1～Ck10的相位偏差对应的非重叠脉冲S1～S5。
该非重叠脉冲S1～S5被分别输出到多输入OR电路OR的输入端子，由该多输入OR电路OR获得该非重叠脉冲S1～S5的逻辑和。
其结果，如图8所示，将多相时钟Ck1～Ck10的5倍频率的倍频时钟OUT从图6的多输入OR电路OR的输出端子输出。
但是，在现有的时钟倍频电路中，为了由多相时钟Ck1～Ck10生成非重叠脉冲S1～S5，而使用5个RS触发器FF1～FF5，同时为了由非重叠脉冲S1～S5生成倍频时钟OUT，而使用多输入OR电路OR。
这里，如果为了由多相时钟Ck1～Ck10生成非重叠脉冲S1～S5而使用5个RS触发器FF1～FF5，则电路规模增大，不仅芯片面积和消耗电力增加，而且非重叠脉冲S1～S5间的电路性的失配增大，成为倍频时钟OUT抖动的原因。
此外，在为了由非重叠脉冲S1～S5生成倍频时钟OUT而使用多输入OR电路OR时，存在难以一边抑制抖动和消耗电力的增加，同时对付输入端子数的增加的问题。
发明内容
因此，本发明的目的在于提供可由多相时钟直接生成倍频时钟的多相时钟处理电路和时钟倍频电路。
为了解决上述课题，根据方案1所述的多相时钟处理电路，其特征在于，它包括：输出电平切换装置，与多相时钟的上升沿或下降沿同步，在高电平和低电平之间交替切换输出电平；以及浮置状态设定装置，在所述输出电平的切换后，将所述输出电平设定为浮置状态。
由此，可使用多相时钟的上升沿或下降沿来生成脉冲信号，同时可使该脉冲信号的输出电平为浮置状态，即使在对多个输出电平进行合成时，也可以防止在这些输出电平之间产生干扰。
根据方案2所述的多相时钟处理电路，其特征在于，它包括：电荷积蓄部分，被设置于输出端子上；第1开关元件，与多相时钟的某一个时钟的上升沿或下降沿同步，在规定期间内使所述输出端子以高电平电位导通；以及第2开关元件，与多相时钟的另一个时钟的上升沿或下降沿同步，在规定期间内使所述输出端子以低电平电位导通。
由此，可根据多相时钟的上升沿或下降沿来生成脉冲信号，同时使该脉冲信号的输出电平为浮置状态，并原封不动地维持。
因此，可由多相时钟直接生成倍频时钟，由多相时钟生成倍频时钟，所以不必将多相时钟变换成非重叠脉冲。
其结果，不仅不需要用于由多相时钟来生成非重叠脉冲的RS触发器，而且也不需要用于由非重叠脉冲来生成倍频时钟的多输入OR电路，即使在多相时钟的输入端子数增加时，也可以抑制电路规模的增大，可抑制芯片面积和消耗电力的增大，同时可降低各相间的电路失配，抑制抖动。
根据方案3所述的多相时钟处理电路，其特征在于，所述规定期间比多相时钟的相位偏差量短。
由此，即使在将第1开关元件或第2开关元件分别并联多个时，可仅使各开关元件的某个开关元件为导通状态，而其余的开关元件为浮置状态，可以防止多个开关元件同时为导通状态，防止多个开关元件的输出电平产生干扰。
根据方案4所述的多相时钟处理电路，其特征在于，将所述第1开关元件和所述第2开关元件分别并联多个；与所述多相时钟的各相的上升沿或下降沿同步，使所述第1开关元件和所述第2开关元件交替导通。
由此，每当多相时钟的各相上升或下降，可使输出端子的输出电平交替切换为高电平和低电平，同时可以使该输出电平为浮置状态，即使在将多个开关元件的输出端子共用连接时，也可以使所有开关元件的输出电平跟踪某个开关元件的输出电平。
因此，仅将第1开关元件和第2开关元件分别并联多个，可防止与其他开关元件的输出的干扰，并且可以将各开关元件的输出电平进行合成，不需要为了合成各开关元件的输出电平而使用多输入OR电路，所以不增加工作电压，可以增加多相时钟的输入端子数，并可容易地增加倍频时钟的频率。
而且，仅根据上升沿或下降沿的某一方的输入定时，就可规定倍频时钟的占空率，即使在多相时钟的占空率有偏差时，如果与上升沿或下降沿的某一方的输入定时一致，就可以使倍频时钟的占空率一致，可以提高时钟质量。
根据方案5所述的多相时钟处理电路，其特征在于，将所述第1开关元件和所述第2开关元件分别各并联N个；与2N个多相时钟的第(2n-1)相的上升沿或下降沿同步，使第n(n-1～N)号的第1开关元件导通；与2N个多相时钟的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)号的第2开关元件导通。
由此，仅将第1开关元件和第2开关元件分别各并联N个，就可生成多相时钟的N倍频率的倍频时钟，不需要为了生成N倍频率的倍频时钟而使用RS触发器和多输入OR电路，所以可抑制电路规模的增大，可抑制芯片面积和消耗电力的增大，同时可抑制抖动，并且容易地实现时钟的高频化。
根据方案6所述的多相时钟处理电路，其特征在于，所述第1开关元件包括：第1和第2P沟道型场效应晶体管，被串联连接在所述高电平和输出端子之间；以及第1反相器，将输入到所述第1和第2P沟道型场效应晶体管的某一个晶体管的栅极端子上的某个多相时钟的反相信号延迟规定期间后输出到另一个栅极端子；所述第2开关元件包括：第1和第2N沟道型场效应晶体管，被串联连接在所述低电平和输出端子之间；以及第2反相器，将输入到所述第1和第2N沟道型场效应晶体管的某一个晶体管的栅极端子上的某个多相时钟延迟规定期间后输出到另一个栅极端子。
由此，通过串联连接4个晶体管，每当多相时钟的各相上升或下降，可将输出端子的输出电平交替切换为高电平和低电平，同时可将该输出电平设为浮置状态。
因此，可由多相时钟直接生成倍频时钟，不需要为了由多相时钟生成倍频时钟而将多相时钟变换为非重叠脉冲。
此外，通过将串联连接的4个晶体管简单并联连接，可以对付多相时钟的输入端子数的增加，可实现低工作电压，并且可实现时钟的高频化，同时无论多相时钟的输入数如何，都可以维持输入的对称构造，可以防止时钟质量的恶化。
其结果，由多相时钟生成倍频时钟，所以可以不需要RS触发器和多输入OR电路，可以抑制电路规模的增大，抑制芯片面积和消耗电力的增大，同时还可以抑制抖动。
根据方案7所述的时钟倍频电路，其特征在于，它包括：多相时钟生成电路，生成多相时钟；以及多相时钟处理电路，从所述多相时钟直接生成倍频时钟。
由此，由多相时钟来生成倍频时钟，不需要生成非重叠脉冲，所以不需要使用RS触发器和多输入OR电路，可抑制电路规模，可抑制芯片面积和消耗电力的增大，同时可抑制抖动，并且实现时钟的高频化。
根据方案8所述的时钟倍频电路，其特征在于，所述多相时钟生成电路是PLL电路或DLL电路。
这里，通过使用PLL电路或DLL电路，可容易地生成多相时钟。
特别是通过使用PLL电路，可容易地生成相位偏差量均匀的多相时钟。
另一方面，通过使用DLL电路，可不使用振荡器来生成N倍频率的时钟，可以防止振荡器中产生固有的低频噪声。
根据方案9所述的时钟倍频电路，其特征在于，所述多相时钟处理电路包括：电荷积蓄部分，被设置于输出端子上；第1开关元件，与多相时钟的某一个时钟的上升沿或下降沿同步，在规定期间内使所述输出端子以高电平电位导通；以及第2开关元件，与多相时钟的另一个时钟的上升沿或下降沿同步，在规定期间内使所述输出端子以低电平电位导通。
由此，可由多相时钟直接生成倍频时钟，由多相时钟生成倍频时钟，所以不需要将多相时钟变换成非重叠脉冲。
因此，不仅不需要由多相时钟来生成非重叠脉冲的RS触发器，而且也不需要由非重叠脉冲来生成倍频时钟的多输入OR电路，可抑制电路规模的增大，可抑制芯片面积和消耗电力的增大，同时还可抑制抖动。
根据方案10所述的时钟倍频电路，其特征在于，所述多相时钟处理电路将所述第1开关元件和所述第2开关元件分别并联多个；与所述多相时钟的各相的上升沿或下降沿同步，使所述第1开关元件和所述第2开关元件交替导通。
由此，仅将第1开关元件和第2开关元件分别并联多个，就可防止与其他开关元件的输出的干扰，并且可以将各开关元件的输出电平重合在一个时序上，可不增加工作电压来增加多相时钟的输入端子数，可容易地增加倍频时钟的频率。
根据方案11所述的时钟倍频电路，其特征在于，所述多相时钟处理电路将所述第1开关元件和所述第2开关元件分别各并联N个；与2N个多相时钟的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)号的第1开关元件导通；与2N个多相时钟的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)号的第2开关元件导通。
由此，仅将第1开关元件和第2开关元件分别各并联N个，就可生成多相时钟的N倍频率的倍频时钟，不需要为了生成N倍频率的倍频时钟而使用RS触发器和多输入OR电路，所以可抑制电路规模的增大，可抑制芯片面积和消耗电力的增大，同时可抑制抖动，并且容易地实现时钟的高频化。
根据方案12所述的时钟倍频电路，其特征在于，所述第1开关元件包括：第1和第2P沟道型场效应晶体管，被串联连接在所述高电平和输出端子之间；以及第1反相器，将输入到所述第1和第2p沟道型场效应晶体管的某一个晶体管的栅极端子上的某个多相时钟的反相信号延迟规定期间后输出到另一个栅极端子；所述第2开关元件包括：第1和第2N沟道型场效应晶体管，被串联连接在所述低电平和输出端子之间；以及第2反相器，将输入到所述第1和第2N沟道型场效应晶体管的某一个晶体管的栅极端子上的某个多相时钟延迟规定期间后输出到另一个栅极端子。
由此，通过串联连接4个晶体管，可由多相时钟直接生成倍频时钟，由多相时钟生成倍频时钟，所以不需要将多相时钟变换为非重叠脉冲。
因此，可由多相时钟生成倍频时钟，不需要使用RS触发器和多输入OR电路，可抑制电路规模的增大，可抑制芯片面积和消耗电力的增大，同时还可抑制抖动。
此外，即使在多相时钟的输入数增加时，通过对应于该输入数来并联连接开关元件，可以生成倍频时钟，不需要增加晶体管的串联连接数，所以可容易地应用于低电压IC处理。
而且，并联连接在多相时钟输入端子上的开关元件可以具有相同的结构，即使在多相时钟输入端子数增大时，也可以维持对称构造，所以可不增大抖动来生成N倍频率的时钟。
本发明还包括：
一种多相时钟处理电路，其特征在于，包括：
电容器，设置在输出端子上；
第1开关元件，与所述多相时钟的某一个的上升沿或下降沿同步，只是在比所述多相时钟相位偏差量小的规定期间使所述输出端子在高电平电位导通；
第2开关元件，与所述多相时钟的另一个时钟的上升沿或下降沿同步，只是在比所述多相时钟相位偏差量小的规定期间使所述输出端子在低电平电位导通；
将所述第1开关元件和所述第2开关元件分别各并联N个，其中N为2以上的任意自然数；
与2N个多相时钟的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)号的第1开关元件导通；
与2N个多相时钟的第(2n)相的上升沿或下降沿同步，使第n(n＝1～N)号的第2开关元件导通。
一种时钟倍频电路，包括：
多相时钟生成电路，产生多相时钟；以及
多相时钟处理电路，从所述多相时钟直接生成倍频时钟；
其特征在于，
所述多相时钟处理电路具有：
电容器，设置在输出端子上；
第1开关元件，与多相时钟的某一个时钟的上升沿或下降沿同步，仅以比所述多相时钟相位偏差量小的规定期间使所述输出端子在高电平电位导通；以及
第2开关元件，与所述多相时钟的另一个时钟的上升沿或下降沿同步，仅以比所述多相时钟相位偏差量小的规定期间使所述输出端子在低电平电位导通；
将所述第1开关元件和所述第2开关元件分别各并联N个，其中N为2以上的任意自然数；
与2N个多相时钟的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)号的第1开关元件导通；
与2N个多相时钟的第(2n)相的上升沿或下降沿同步，使第n(n＝1～N)号的第2开关元件导通。
附图说明
图1是表示本发明一实施例的多相时钟处理电路的结构图。
图2是表示本发明一实施例的多相时钟处理电路的工作的时序图。
图3是表示用于本发明第1实施例的时钟倍频电路中的DLL电路结构例的方框图。
图4是表示用于本发明第2实施例的时钟倍频电路中的PLL电路结构例的方框图。
图5是表示图4的电压控制振荡器结构例的图。
图6是表示用于现有的时钟倍频电路中的逻辑合成电路结构例的图。
图7是表示用于时钟倍频电路中的一例多相时钟的图。
图8是表示用于生成以往的倍频时钟的一例非重叠脉冲的图。
P1-P5，P1’-P5’为PMOS晶体管
N1-N5，N1’-N5’为NMOS晶体管
IV1-IV10，IVo为反相器
C1为寄生电容
BL1-BL15为电路块
PD，11为相位比较器
CP，12为电荷泵电路
C2为电容
H1-H10为延迟电路
13为压控振荡器
SH1-SH5为差动型可变延迟反相器
SH6-SH10为差动型反相器
具体实施方式
以下，参照附图来说明本发明实施例的多相时钟处理电路和时钟倍频电路。
图1是表示本发明一实施例的多相时钟处理电路的结构图。
再有，在以下的说明中，作为多相时钟，如图7所示，以输入每(π/N＝π/5)相位偏差的2N＝10个时钟信号Ck1～Ck10的情况为例来说明。
在图1中，该多相时钟处理电路对应于2N＝2×5＝10个时钟信号Ck1～Ck10，由N＝5个电路块BL1～BL5构成，在各电路块BL1～BL5中，设置相互串联连接的2个PMOS晶体管，同时设置相互串联连接的2个NMOS晶体管。
即，在电路块BL1中，在高电平电位HL和输出端子U1之间，串联连接PMOS晶体管P1和PMOS晶体管P1’，同时在低电平电位LL和输出端子U1之间，串联连接NMOS晶体管N1和NMOS晶体管N1’。
在电路块BL2中，在高电平电位HL和输出端子U2之间，串联连接PMOS晶体管P2和PMOS晶体管P2’，同时在低电平电位LL和输出端子U2之间，串联连接NMOS晶体管N2和NMOS晶体管N2’。
在电路块BL3中，在高电平电位HL和输出端子U3之间，串联连接PMOS晶体管P3和PMOS晶体管P3’，同时在低电平电位LL和输出端子U3之间，串联连接NMOS晶体管N3和NMOS晶体管N3’。
在电路块BL4中，在高电平电位HL和输出端子U4之间，串联连接PMOS晶体管P4和PMOS晶体管P4’，同时在低电平电位LL和输出端子U4之间，串联连接NMOS晶体管N4和NMOS晶体管N4’。
在电路块BL5中，在高电平电位HL和输出端子U5之间，串联连接PMOS晶体管P5和PMOS晶体管P5’，同时在低电平电位LL和输出端子U5之间，串联连接NMOS晶体管N5和NMOS晶体管N5’。
这里，在PMOS晶体管P1的栅极上，输入时钟信号Ck1的反相信号Ck1B，同时在PMOS晶体管P1’的栅极上通过反相器IV1输入时钟信号Ck1的反相信号Ck1B。
在NMOS晶体管N1的栅极上，输入时钟信号Ck2，同时在NMOS晶体管N1’的栅极上通过反相器IV2输入时钟信号Ck2。
在PMOS晶体管P2的栅极上，输入时钟信号Ck3的反相信号Ck3B，同时在PMOS晶体管P2’的栅极上通过反相器IV3输入时钟信号Ck3的反相信号Ck3B。
在NMOS晶体管N2的栅极上，输入时钟信号Ck4，同时在NMOS晶体管N2’的栅极上通过反相器IV4输入时钟信号Ck4。
在PMOS晶体管P3的栅极上，输入时钟信号Ck5的反相信号Ck5B，同时在PMOS晶体管P3’的栅极上通过反相器IV5输入时钟信号Ck5的反相信号Ck5B。
在NMOS晶体管N3的栅极上，输入时钟信号Ck6，同时在NMOS晶体管N3’的栅极上通过反相器IV6输入时钟信号Ck6。
在PMOS晶体管P4的栅极上，输入时钟信号Ck7的反相信号Ck7B，同时在PMOS晶体管P4’的栅极上通过反相器IV7输入时钟信号Ck7的反相信号Ck7B。
在NMOS晶体管N4的栅极上，输入时钟信号Ck8，同时在NMOS晶体管N4’的栅极上通过反相器IV8输入时钟信号Ck8。
在PMOS晶体管P5的栅极上，输入时钟信号Ck9的反相信号Ck9B，同时在PMOS晶体管P5’的栅极上通过反相器IV9输入时钟信号Ck9的反相信号Ck9B。
在NMOS晶体管N5的栅极上，输入时钟信号Ck10，同时在NMOS晶体管N5’的栅极上通过反相器IV10输入时钟信号Ck10。
然后，将各电路块BL1～BL5的输出端子U1～U5共用连接，同时这些输出端子U1～U5通过反相器IVo连接到输出端子T0。再有，在输出端子U1～U5中，存在寄生电容C1。
这里，反相器IV1～IV10使输入信号反相，同时确保作为最低限度所需的输入信号的延迟时间，为了确保必要的延迟时间，将反相器IV1～IV10有意地降低驱动能力来设计。
再有，在图1的例子中，说明了分别通过一级反相器IV1～IV10，将输入信号输入到PMOS晶体管P1’～P5’和NMOS晶体管N1’～N5’的各栅极的方法，但为了调整这些输入信号的延迟量，也可以分别通过奇数个反相器，将输入信号输入到PMOS晶体管P1’～P 5’和NMOS晶体管N1’～N5’的各栅极。
此外，在图1的例子中，说明了将反相器IV1～IV10分别设置在PMOS晶体管P1’～P5’和NMOS晶体管N1’～N5’的各栅极上的方法，但也可以将反相器IV1～IV10分别设置在PMOS晶体管P1～P5和NMOS晶体管N1～N5的各栅极上。
图2是表示本发明一实施例的多相时钟处理电路工作的时序图。再有，在以下说明中，将各反相器IV1～IV10的延迟时间设定为t。
在图2的时刻t1，如果时钟信号Ck1上升(即，从低电平变化为高电平)，则其反相信号Ck1B下降(即，从高电平变化为低电平)。
然后，该反相信号Ck1B被输入到PMOS晶体管P1的栅极，所以PMOS晶体管P1导通。
另一方面，在PMOS晶体管P1’的栅极上连接反相器IV1，该反相信号Ck1B通过反相器IV1被输入到PMOS晶体管P1’的栅极。
因此，输入到PMOS晶体管P1’的栅极上的时钟信号Ck1’从反相信号Ck1B的上升时刻t1被延迟了延迟时间t后上升(即，从低电平变化为高电平)，在时刻t1，PMOS晶体管P1’的栅极仍为低电平。
其结果，在时刻t1，PMOS晶体管P1导通，同时PMOS晶体管P1’的导通状态被照样维持，输出端子U1以高电平电位导通。
另一方面，在时刻t1，时钟信号Ck2的电平为定常状态，使NMOS晶体管N1、N1’的至少一个晶体管截止，所以输出端子U1由低电平电位断路。
其结果，电路块BL1的输出端子U1变化为高电平。
此外，在时刻t1，其他电路块BL2～BL5的时钟信号Ck3～Ck10除了时钟信号Ck6外为定常状态，在时刻t1，时钟信号Ck6的反相信号Ck6’的电平为低电平，所NMOS晶体管N3’为截止。
因此，在时刻t1，其他电路块BL2～BL5的输出端子U2～U5都被高电平和低电平的某个电位断路，成为浮置状态。
其结果，即使在将电路块BL1～BL5的输出端子U1～U5共用连接时，在时刻t1，也可以防止电路块BL1的输出端子U1的输出与其他电路块BL2～BL5的输出产生干扰。
因此，在时刻t1，通过来自电路块BL1的输出端子U1的输出，来规定电路块BL1～BL5整体输出OUT，电路块BL1的输出端子U1的电平由反相器IVo反相，将倍频时钟OUT从高电平变化为低电平。
接着，如果从时刻t经过延迟时间t变为时刻t2，则由反相器IV1延迟的时钟信号Ck1’上升，PMOS晶体管P1’的栅极变为高电平，所以使PMOS晶体管P1’截止。
其结果，输出端子U1由高电平电位断路，输出端子U1成为浮置状态(在图2中用Z表示)。
这里，在输出端子U1中存在寄生电容C1，即使在输出端子U1为浮置状态时，通过该寄生电容C1的电荷保持作用，电路块BL1～BL5整体的输出OUTB仍可以维持高电平，倍频时钟OUT可以维持低电平。
接着，如果变成时刻t3，则时钟信号Ck2上升(即，从低电平变化为高电平)，该时钟信号Ck2被输入到NMOS晶体管N1的栅极，所以NMOS晶体管N1导通。
另一方面，在NMOS晶体管N1’的栅极上连接反相器IV2，该时钟信号Ck2通过反相器IV2被输入到NMOS晶体管N1’的栅极。
因此，输入到NMOS晶体管N1’的栅极上的时钟信号Ck2B’从时钟信号Ck2的上升时刻t3被延迟了延迟时间t后下降(即，从高电平变化为低电平)，在时刻t3，NMOS晶体管N1’的栅极仍为高电平。
其结果，在时刻t3，NMOS晶体管N1导通，同时NMOS晶体管N1’的导通状态被照样维持，输出端子U1以低电平电位导通。
另一方面，在时刻t3，时钟信号Ck1的电平为定常状态，PMOS晶体管P1、P1’的至少一个晶体管截止，所以输出端子U1由高电平电位断路。
其结果，电路块BL1的输出端子U1变化为低电平。
此外，在时刻t3，其他电路块BL2～BL5的时钟信号Ck3～Ck10除了时钟信号Ck7以外为定常状态，而在时刻t7时钟信号Ck7的反相信号Ck7’的电平为高电平，所以PMOS晶体管P4’变为截止。
因此，在时刻t3，其他电路块BL2～BL5的输出端子U1～U5也由高电平和低电平的某个电位断路，成为浮置状态。
其结果，即使在电路块BL1～BL5的输出端子U1～U5共用连接时，在时刻t3，也可以防止电路块BL1的输出端子U1的输出对其他电路块BL2～BL5的输出产生干扰。
因此，在时刻t3，通过来自电路块BL1的输出端子U1的输出，来规定电路块BL1～BL5整体的输出OUT，电路块BL1的输出端子U1的电平由反相器IVo反相，将倍频时钟OUT从低电平变化为高电平。
接着，如果从时刻t3经过延迟时间t变为时刻t4，则由反相器IV2延迟的时钟信号Ck2B’下降，NMOS晶体管N1’的栅极变为低电平，所以使NMOS晶体管N1’截止。
其结果，输出端子U1由低电平电位断路，输出端子U1成为浮置状态(在图2中用Z表示)。
这里，在输出端子U1中存在寄生电容C1，即使在输出端子U1为浮置状态时，通过该寄生电容C1的电荷保持作用，电路块BL1～BL5整体的输出OUTB仍可以维持低电平，倍频时钟OUT可以维持高电平。
以下，对于其他时钟信号Ck3～Ck10，也通过电路块BL2～BL5重复进行同样的动作。
因此，倍频时钟OUT每当多相时钟Ck1～Ck10依次上升，就重复进行高电平和低电平之间的状态转移，可以生成多相时钟Ck1～Ck10的5倍频率的倍频时钟OUT。
这样，在各电路块BL1～BL5的输出端子U1～U5的电平变化后，通过使其输出端子U1～U5为浮置状态，即使在将电路块BL1～BL5的输出端子U1～U5共用连接时，也可以防止各电路块BL1～BL5间的输出干扰，并且可以使各电路块BL1～BL5的输出作为电路块BL1～BL5整体的输出。
其结果，即使在多相时钟的相数增加时，仅将电路块BL1～BL5简单地并联连接，就可以生成倍频时钟，不需要为了合成各电路块BL1～BL5的输出而使用多输入OR电路。
因此，即使在多相时钟的相数增加时，也不需要增加晶体管的串联连接数，所以可使用低电压IC处理，可实现时钟的高频化。
此外，即使在多相时钟的相数增加时，也可仅将电路块BL1～BL5简单串联连接，可以维持各输入端子的对称构造，所以可以抑制抖动的增加，可以实现时钟的高频化。
此外，仅使用多相时钟Ck1～Ck10的上升沿，可直接生成倍频时钟OUT，所以不需要由多相时钟Ck1～Ck10生成非重叠脉冲的RS触发器。
因此，即使在多相时钟Ck1～Ck10的输入端子数增加时，也可抑制电路规模的增大，可以抑制芯片面积和消耗电力的增大，同时可以降低多相时钟Ck1～Ck10的各相间的各电路块BL1～BL5的失配，可以抑制抖动。
而且，通过仅使用多相时钟Ck1～Ck10的上升沿，来生成倍频时钟OUT，从而即使在多相时钟Ck1～Ck10的占空率偏离50％时，也可以将倍频时钟OUT的占空率维持在50％，同时将倍频时钟OUT的占空率降低到0％，或上升到100％，可以防止脉冲消失。
再有，在将电路块BL1～BL5的输出端子U1～U5共用连接时，为了防止电路块BL1～BL5间的输出干扰，需要将反相器IV1～IV10的各延迟量t设定得小于多相时钟的相位偏差量(π/N)。
下面，说明图1的多相时钟处理电路采用的时钟倍频电路。
图3是表示在本发明第1实施例的时钟倍频电路中使用的DLL电路的结构例方框图。
在图3中，在DLL电路中，设置相位比较器PD、电荷泵电路CP、电容器C2和可变延迟电路H1～H10。
这里，将可变延迟电路H1～H10串联连接，从各可变延迟电路H1～H10输出多相时钟Ck1～Ck10，同时在可变延迟电路H1～H10的初级上输入图7的基准信号Sref，将可变延迟电路H1～H10的最后级的输出信号Ck10反馈给相位比较器PD。
然后，由相位比较器PD比较反馈给相位比较器PD的信号Ck10和基准信号Sref，对应于信号Ck10和基准信号Sref的相位偏差，将Up信号或Down信号输出到电荷泵电路CP。
在电荷泵电路CP中，如果输出Up信号，则对电容器C2进行充电，而如果输出Down信号，则使积蓄在电容器C2中的电荷放电。因而，将由电容器C2中积蓄的电荷规定的电压作为控制电压Vc输出到各可变延迟电路H1～H10。
各可变延迟电路H1～H10因控制电压Vc而变化延迟量，从各可变延迟电路H1～H10输出的多相时钟Ck1～Ck10被控制延迟量，以便信号Ck10和基准信号Sref的相位相一致。
其结果，如图7所示，可以生成相位每偏差1/10周期的10相的多相时钟Ck1～Ck10。
图3的DLL电路生成的多相时钟Ck1～Ck10可以用作图1的多相时钟处理电路的输入信号。
这里，通过使用DLL电路来生成多相时钟Ck1～Ck10，从而不使用振荡器就可以生成N倍频率的时钟，可以防止产生振荡器中固有的低频噪声。
图4是表示本发明第2实施例的时钟倍频电路中采用的PLL电路的结构例方框图，图5是表示图4的电压控制振荡器的结构例的图。
在图4、图5中，在PLL电路中，设置相位比较器11、电荷泵电路12和电压控制振荡器13，在电压控制振荡器13中，设置差动型可变延迟反相器SH1～SH5和差动型反相器SH6～SH10。
这里，将差动型可变延迟反相器SH1～SH5级联连接，通过将差动型可变延迟反相器SH1～SH5的最后级连接到差动型可变延迟反相器SH1～SH5的初级，来构成环形振荡器。
此外，在各差动型可变延迟反相器SH1～SH5中，输入从电荷泵电路12输出的控制电压Vc，根据该控制电压Vc来控制延迟量。
而且，将差动型可变延迟反相器SH1的反相输出端子连接到差动型反相器SH6的非反相输入端子，将差动型可变延迟反相器SH1的非反相输出端子连接到差动型反相器SH6的反相输入端子，将差动型可变延迟反相器SH2的反相输出端子连接到差动型反相器SH7的非反相输入端子，将差动型可变延迟反相器SH2的非反相输出端子连接到差动型反相器SH7的反相输入端子，将差动型可变延迟反相器SH3的反相输出端子连接到差动型反相器SH8的非反相输入端子，将差动型可变延迟反相器SH3的非反相输出端子连接到差动型反相器SH8的反相输入端子，将差动型可变延迟反相器SH4的反相输出端子连接到差动型反相器SH9的非反相输入端子，将差动型可变延迟反相器SH4的非反相输出端子连接到差动型反相器SH9的反相输入端子，将差动型可变延迟反相器SH5的反相输出端子连接到差动型反相器SH10的非反相输入端子，将差动型可变延迟反相器SH5的非反相输出端子连接到差动型反相器SH10的反相输入端子。
然后，从差动型反相器SH6～SH10的非反相输出端子输出多相时钟Ck1～Ck5，同时从差动型反相器SH6～SH10的反相输出端子输出多相时钟Ck6～Ck10。
这里，将从电压控制振荡器13输出的多相时钟Ck1～Ck10的某个时钟输入到相位比较器11。
在相位比较器11中，输入图7的基准信号Sref，将从电压控制振荡器13输入的信号与基准信号Sref进行比较。然后，对应于从电压控制振荡器13输入的信号和基准信号Sref的相位偏差，将Up信号或Down信号输出到电荷泵电路12。
如果输出Up信号，则电荷泵电路12使控制电压Vc上升，而如果输出Down信号，则使控制电压Vc下降，并将该控制电压Vc输出到电压控制振荡器13。
在电压控制振荡器13中，由控制电压Vc来使差动型可变延迟反相器SH1～SH5的延迟量变化，从差动型反相器SH6～SH10输出的多相时钟Ck1～Ck10被控制延迟量，以便从电压控制振荡器13输出的信号和基准信号Sref的相位一致。
其结果，如图7所示，可以生成相位每偏差1/10周期的10相的多相时钟Ck1～Ck10。
再有，图7的PLL电路生成的多相时钟Ck1～Ck10可以用作图1的多相时钟处理电路的输入信号。
这样，通过使用生成多相时钟Ck1～Ck10的PLL电路，可以容易地生成相位偏差量均匀的多相时钟。
再有，在上述实施例中，说明了使用多相时钟Ck1～Ck10的上升沿来生成倍频时钟OUT的方法，但也可以使用多相时钟Ck1～Ck10的下降沿来生成倍频时钟OUT。
此外，也可以使用多相时钟的上升沿和下降沿来生成倍频时钟，由此，不使用2N相的多相时钟，而仅使用N相的多相时钟，就可以生成N倍频的倍频时钟(其中，N限于奇数)。
如以上说明，根据本发明，可由多相时钟直接生成倍频时钟，不需要使用RS触发器和多输入OR电路，所以可抑制电路规模，可抑制芯片面积和消耗电力的增大，同时可抑制抖动，并可容易地实现时钟的高频化。

Claims (4)

1.一种多相时钟处理电路，其特征在于，包括：
电容器，设置在输出端子上；
第1开关元件，与所述多相时钟的某一个的上升沿或下降沿同步，只是在比所述多相时钟相位偏差量小的规定期间使所述输出端子在高电平电位导通；
第2开关元件，与所述多相时钟的另一个时钟的上升沿或下降沿同步，只是在比所述多相时钟相位偏差量小的规定期间使所述输出端子在低电平电位导通；
将所述第1开关元件和所述第2开关元件分别各并联N个，其中N为2以上的任意自然数；
与2N个多相时钟的第2n-1相的上升沿或下降沿同步，使第n号的第1开关元件导通，其中n＝1～N；
与2N个多相时钟的第2n相的上升沿或下降沿同步，使第n号的第2开关元件导通，其中n＝1～N。
2.如权利要求1所述的多相时钟处理电路，其特征在于，
所述第1开关元件包括：
第1和第2P沟道型场效应晶体管，被串联连接在所述高电平和输出端子之间；以及
第1反相器，将输入到所述第1和第2P沟道型场效应晶体管的某一个晶体管的栅极端子上的某个多相时钟的反相信号，仅以比所述多相时钟相位偏差量小的规定期间延迟输出到另一个栅极端子；
所述第2开关元件包括：
第1和第2N沟道型场效应晶体管，被串联连接在所述低电平电位和输出端子之间；以及
第2反相器，将输入到所述第1和第2N沟道型场效应晶体管的某一个晶体管的一个栅极端子上的某个多相时钟，仅以延迟比所述多相时钟相位偏差量小的规定期间输出到另一个栅极端子。
3.一种时钟倍频电路，包括：
多相时钟生成电路，产生多相时钟；以及
多相时钟处理电路，从所述多相时钟直接生成倍频时钟；
其特征在于，
所述多相时钟处理电路具有：
电容器，设置在输出端子上；
第1开关元件，与多相时钟的某一个时钟的上升沿或下降沿同步，仅以比所述多相时钟相位偏差量小的规定期间使所述输出端子在高电平电位导通；以及
第2开关元件，与所述多相时钟的另一个时钟的上升沿或下降沿同步，仅以比所述多相时钟相位偏差量小的规定期间使所述输出端子在低电平电位导通；
将所述第1开关元件和所述第2开关元件分别各并联N个，其中N为2以上的任意自然数；
与2N个多相时钟的第2n-1相的上升沿或下降沿同步，使第n号的第1开关元件导通，其中n＝1～N；
与2N个多相时钟的第2n相的上升沿或下降沿同步，使第n号的第2开关元件导通，其中n＝1～N。
4.如权利要求1所述的时钟倍频电路，其特征在于，
所述第1开关元件包括：
第1和第2P沟道型场效应晶体管，被串联连接在所述高电平电位和输出端子之间；以及
第1反相器，将输入到所述第1和第2P沟道型场效应晶体管的某一个晶体管的一个栅极端子上的某个多相时钟的反相信号，仅以比所述多相时钟相位偏差量小的规定期间延迟输出到另一个栅极端子；
所述第2开关元件包括：
第1和第2N沟道型场效应晶体管被串联连接在所述低电平电位和输出端子之间；以及
第2反相器，将输入到所述第1和第2N沟道型场效应晶体管的某一个晶体管的栅极端子上的某个多相时钟，仅以比所述多相时钟相位偏差量小的规定期间延迟输出到另一个栅极端子。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4095016B2 (ja) * 2003-11-28 2008-06-04 株式会社アドバンテスト 発振器、周波数逓倍器、及び試験装置
KR100709438B1 (ko) * 2004-09-20 2007-04-18 주식회사 하이닉스반도체 내부 클럭 발생 장치
CN101438497B (zh) * 2006-11-17 2012-06-06 松下电器产业株式会社 多相位电平移位系统
JP2009021870A (ja) * 2007-07-12 2009-01-29 Sony Corp 信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法
JP5893958B2 (ja) * 2011-03-31 2016-03-23 ローム株式会社 半導体装置、及び電子機器
JP7119757B2 (ja) * 2018-08-21 2022-08-17 富士通株式会社 パルス位置変調回路及び送信回路
US10411680B1 (en) * 2018-09-05 2019-09-10 Realtek Semiconductor Corp. Frequency tripler and method thereof
CN110214417B (zh) * 2019-04-18 2023-05-02 香港应用科技研究院有限公司 50％占空比正交输入正交输出(qiqo)3分频电路
CN115437449B (zh) * 2021-06-02 2024-01-26 合肥格易集成电路有限公司 时钟升压电路、片上高压生成电路和电子装置
GB2599809A (en) * 2021-11-12 2022-04-13 Univ Of Twente An apparatus comprising a local oscillator for driving a mixer
CN116505928B (zh) * 2023-06-28 2023-09-22 牛芯半导体(深圳)有限公司 应用于tx时钟的缓冲器电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4542310A (en) * 1983-06-29 1985-09-17 International Business Machines Corporation CMOS bootstrapped pull up circuit
IT1228509B (it) * 1988-10-28 1991-06-19 Sgs Thomson Microelectronics Dispositivo per generare una tensione di alimentazione flottante per un circuito bootstrap capacitivo
US4992676A (en) * 1989-05-01 1991-02-12 Motorola, Inc. Output buffer having distributed stages to reduce switching noise
US5153464A (en) * 1990-12-14 1992-10-06 Hewlett-Packard Company Bicmos tri-state output buffer
US5296766A (en) * 1992-06-04 1994-03-22 Sharp Microelectronics Technology, Inc. CMOS circuit with crowbar limiting function
US5463337A (en) 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
KR100214559B1 (ko) 1997-02-20 1999-08-02 구본준 주파수 배가기
JP3678541B2 (ja) 1997-06-12 2005-08-03 富士通株式会社 位相補正回路、位相補正ｄｌｌ回路、多位相クロック生成ｄｌｌ回路及び半導体装置
JPH11346145A (ja) * 1998-05-29 1999-12-14 Nec Corp 多相クロック生成回路及び方法
JP2001209454A (ja) 2000-01-27 2001-08-03 Sony Corp クロック生成回路
US6417714B1 (en) * 2000-03-30 2002-07-09 Inter Corporation Method and apparatus for obtaining linear code-delay response from area-efficient delay cells

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Publication number Publication date
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