JPS58172004A - デジタル信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、所望アナログ波形の各点のデジタル値を順次
発生するデジタル信号発生装置に関する。

デジタル・アナログ変換器、デジタル電子機器、及び初
段にデジタル・アナログ変換器を有するアナログ電子機
器の特性を測定するには、所望アナログ波形の各点のデ
ジタル値を１１１１５次発生するデジタル信号発生装置
が有効である。従来のデジタル信号発生装置は、アナロ
グ信号発生器からのアナログ出力信号をアナログ中デジ
タル変換器によりデジタル信号に変換していたが、特に
、アナログ・デジタル変換器の精度が問題となり、高精
度のデジタル信号を発生することが困難であった。また
、記憶回路にアナログ波形の各点のデジタル値を予め記
憶させておき、記憶回路の内容を順次読み出して、デジ
タル信号を発生させることも考えられる。しかし、デジ
タル信号に対応するアナログ信号の周波数を変化させる
のに、記憶回路の内容の読出し速度、即ちクロック周波
数を変化させると、このデジタル信号が供給される電子
機器のシステム・クロック周波数も変化させなければな
らないという欠点がある。

したがって、本発明の目的の一つは、アナ−ログ波形の
各点のデジタル値を高精度に順次発生するデジタル信号
発生装置の提供にある。

本発明の他の目的は、デジタル信号の周波数を変化させ
ずに、このデジタル信号に対応するアナログ波形の周波
数を変化できるデジタル信号発生装置の提供にある。

以下、添付の図面を参照して本発明の好適実施例を説明
する。

第１図は、本発明の信号発生器の基本的なブロック図で
ある。第１図において、デジタルΦデータ発生器４０は
、計数器、記憶回路、或いはサム轡ホイールφスイッチ
であり、デジタル嗜データ発生器４０からのデジタルデ
ータはラッチ回路４２でラッチされる。デジタル加算器
４４（例えば、７４ＬＳ２８３型のＩＣ（集積回路））
は、ラッチ回路４２及び４６からのデジタル・データを
加算し、加算器４４の出力はラッチ回路４６でラッチさ
れる。ラッチ回路４６の出力データは、記憶回路４８の
アドレス端子に印加され、記憶回路４８は、余弦波形（
余弦表）等の所望アナログ波形を表すデジタル・データ
を記憶する。記憶回路４８は、ＲＯＭ、ＦＲＯＭ　（プ
ログラマブルＲＯＭ）、ＥＰＲＯＭ　（イレイザブルＦ
ＲＯＭ）、Ｅ　Ｅ　Ｆ　ＲＯＭ　（ｘレフトリカリ（ｅ
ｌｅｃｔｒｉｃａｌｌｙ）ＥＰＲＯＭ）の何れでもよい
。記憶回路４８のデータ出力は、ラッチ回路５０を介し
て緩衝器５２に印加される。ラッチ回路４２．４６．５
０は、例えば、７４ＬＳ１６２．７４ＬＳ３７４．７４
ＬＳ３７７型等のＩＣであり、これらの素子のクロック
端子にはクロック発生器５４からクロック信号が加えら
れる。クロック周波数は、例えば、１４．３ＭＨ２であ
る。ラッチ回路４６のリセット端子Ｒは、スイッチ５６
を介し、同期信号が印加される端子５８或いは正電圧源
子に選択的に接続している。緩衝器５２の出力は、記憶
回路４８の内容によって決まるアナログ波形を表すデジ
タル・データであるが、緩衝器５２の出力データ（デジ
タル信号）をデジタル・アナログ（Ｄ／Ａ）変換器３０
に印加して、Ｄ／Ａ変換器３０からアナログ波形を取り
出してもよい。

第２図は、第１図の回路の動作を説明するための波形図
である。ただし、スイッチ５６は正電圧源子を選択して
いる。波形Ａは余弦波形、波形Ｂはクロック・パルス（
サンプリング・パルス）である、波形Ａ上に示したｘ印
はサンプリング点であり、ＤｏＮＤ１５は、余弦波形Ａ
のサンプリング点のアナログ６レベルに対応するデジタ
ル・データ（例えば、ｌＯビット）である、ＤＯ〜Ｄ１
５は理論的に求めることができる。余弦波形Ａのピーク
・ピーク（Ｐ−Ｐ）値は、デジタル・データでは最大ｒ
ｌ　ｌ　１１１１１１１１Ｊで表すことができる。第２
図では、説明を簡単にするため、余弦波形Ａの１周期の
サンプリング点を１６個としているが、実際の装置或い
はシステムでは、例えば２５６個のサンプリング点を設
けてもよい、デジタル・データＤθ〜０１５は、第３図
に示すように、記憶回路４８の所定アドレスの記憶領域
に記憶される。第３図の左側の数字は記憶回路４８のア
ドレスを示し、四角の中の符号はデジタル・データを示
す。尚、パルスＢの周波数は、クロック発生器５４から
出力するクロックの周波数に等しい。

今、デジタル−デー２発生器４０が連続してデジタル・
データｒ０１Ｊ　　（１０進数）を出力し且つラッチ回
路４６の内容が「００」と仮定すると、ラッチ回路４２
及び４６は夫々第１クロツクにより「Ｏｌ」及び「００
」をラッチする。同時に、記憶回路４８はそのアドレス
端子でラッチ回路４６からのデータｒ００Ｊを受け、デ
ータ端子からデータＤＯを出力する。加算器４４は、ク
ロックと同期しないで、ラッチ回路４２及び４６からの
データを加算しその値を出力するので、加算器４４は第
１クロック後、データ「０１」を出力する１次に、第２
クロツクに応答し、ラッチ回路４６は加算器４４からの
データ「Ｏｌ」を記憶し、ラッチ回路５０は記憶回路４
８からのデータＤＯを記憶する。第２クロック後、記憶
回路４８はモのアドレス端子でデータ「０１」を受け、
データ端子からデータＤＩを出力し、加算器４４はデー
タ「０２」を出力する。尚、ラッチ回路４２の内容は、
デジタル・データ発生器４０が常時ｒｏ　ＩＪ　　（１
０進数）を出力しているので、変化しないことに留意さ
れたい０次に、第３クロツクが出力されると、ラッチ回
路４６及び５０は、夫々データ「０２」及びＤｉをラッ
チする。第３クロツク後、加算器４４及び記憶回路４８
は、夫々データ「０３」及びＤ２を出力する。以後、上
述の動作が繰り返えされ、連続したデジタル・データが
出力する。ラッチ回路４６の内容が１周期の最後のデー
タｒ１５Ｊ　　（１０進数）となると、加算器４４はデ
ータ「００」を出力して最初の状態に戻る。緩衝器５２
からの一連のデジタル信号（データ）を第２図のＣに示
し、Ｄ／Ａ変換器３０から出力されるアナログ波形を第
２図のＡに示す。アナログ波形の周波数熱、び振幅は、
夫々クロック周波数及びＤ／Ａ変換器３０の基準電、圧
に従って決定される。。

次に、デジタル・データ発生器４０の出力が連続してデ
ータｒ０２Ｊ　　（１０進数）を出力していると仮定す
ると、ラッチ回路４２は第１クロツクのサイクルでデー
タ「０２」を記憶し、加算器４４及び記憶回路４８は夫
々データ「０２」及びＤＯを出力する。第２クロツクの
サイクルになると、ラッチ回路４６及び５０は夫々デー
タ「０２」及びＤＯをラッチする。第２クロツク後、加
算器４４及び記憶回路４８は夫々データ「０４」及びＤ
２を出力する。上述の動作を繰り返すと、緩衝器５２か
らは第２図のＤに示す一連のデータを発生し、Ｄ／Ａ変
換器３０からのアナログ波形を第２図のＥのようになる
。次に、デジタル・データ発生器４０がデータｒｏ　３
Ｊ　　（１０進数）を出力すると、緩衝器５２からの出
力データは、１ｒＤｏ、Ｄ３、Ｄ６、Ｄ９、Ｄｉ２、Ｄ
ｉ５、Ｄ２、Ｄ５・・φ」の順になる。尚、加算器４４
、ラッチ回路４２及び４６は記憶回路４Ｂに対してアド
レス発生器として動作する。

以上の説明から分るように、緩衝器５２からのデジタル
信号の周波数は、アナログ波形の周波数に関係なく一定
で且つクロック周波数のみによって決定されるが、Ｄ／
Ａ変換器３０からのアナログ波形の周波数はクロック周
波数及びデジタル書データ発生器４０の動作設定の両方
によって決まる。このように、アナログ波形の周波数を
変更するために、デジタル信号が供給される電子機器の
クロック周波数を変化させる必要がないので、この電子
機器の電気的特性を変える必要がない、第１図に示した
デジタル信号発生装置は、アナログ回路を使用しないで
、デジタル回路のみを用いているので、緩衝器５２から
のデジタル信号は高品質であり、このデジタル信号から
アナログ波形を得る場合も、このアナログ波形の品質は
Ｄ／Ａ変換器３０の特性にのみ関係する。スイッチ５６
を、同期信号が印加されている端子５８側に切り変える
と、ラッチ回路４６は同期信号が印加される毎にリセッ
トされる。即ち、緩衝器５２からのデジタル・データは
、外部同期信号に同期する。

周波数が順次変化する掃引周波数アナログ波形−は、デ
ジタル・データ発生器４０の出力データを順次変化させ
ることによって取り出すことができる。

第４図は、本発明のデジ？Ｊし信号発生装置の詳細なブ
ロック図であり、特にデジタル・データ発生器４０を詳
細に示している。減数（カウント・ダウン）回路６０は
スイッチ６４を介し、クロック発生器５４或いは外部信
号端子６２に選択的に接続する。計数器６６は減数回路
６０の出力を計数し、アドレスデータをラッチ回路６８
に印加する。ラッチ回路６８は、クロックに同期し、そ
の出力を記憶回路（掃引記憶回路）７０のアドレス端及
びマーカ／リセット回路７２に印加する。記憶回路７０
は、ＲＯＭ、ＦＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭの何
れでもよく、掃引速度及び直線性に関する情報を記憶す
る。マーカ／リセット回路７２は、ラッチ回路６８から
のデータに従い、周波数マーカ及びリセット信号を夫々
端子７４及び７６から出力する。アナログ・デジタル（
Ａ／Ｄ）変換器７８は、ポテンショメータ８０からのア
ナログ電圧をデジタル・データに変換する。記憶回路７
０及びＡ／Ｉ）変換器７８の出力は、ラツ子回路４２に
印加される。スイッチ８２は、記憶回路７０のチップ選
択端子Ｃ３及びＡ／Ｄ変換器７８のイネーブル端子ＥＮ
を選択的に接地する。

これらのブロック及び素子６０乃至８２は、第１図のデ
ジタル舎データ発生器４０を構成し、他のブロックは第
１図の他のブロックと同一である。

スイッチ８２がＡ／Ｄ変換器７８を選択すると、記憶回
路７０は不動作状態となり、Ａ／Ｄ変換器７８が動作状
態となる。この場合、ラッチ回路４２はＡ／Ｄ変換器７
８のみからデータを受け、Ｄ／Ａ変換器３０からのアナ
ログ波形の周波数はポテンショメータ８０によって制御
される（手動制御モード）。

一方、スイッチ８２が記憶回路７０を選択すると、ラッ
チ回路４２は記憶回路７０のみからデータを受ける。記
憶回路７０の内容が直線周波数掃引情報であれば、第５
図に示すように、周波数が直線状に変化する余弦（正弦
）波形がＤ／Ａ変換器３０から得られる。第５図におい
て、パルスＢは減数回路６０の出力であり、計数器６６
はパルスＢを計数してアドレス・データ（第５図のＤ）
を出力する。アドレス・データＤは、クロック毎にラッ
チ回路６８でラッチされ、記憶回路７０の番地積重を行
う。例えば、アドレスφデータＤが時点１０で「００」
とすると、記憶回路７０はデータｒｏ　ＩＪ　　（１０
進数）を出力し、Ｄ／Ａ変換器３０は低周波の正弦波形
を出力する。データーＤが時点ｔ１で「０１」になると
、記憶回路７０からのデータはｒｏ　２Ｊ　　（１０進
数）となり、正弦波周波数は上の場合に比べて高くなる
。このように、データＤを直線状（連続的）に高くして
いくと、Ｄ／Ａ変換器３０から得られる掃引周波数正弦
波は、第５図のＣに示すようになる。第５図のＡは、記
憶回路７０の内容、即ち記憶回路７０の１１１カデータ
を模型的に示す。

記憶回路７０に記憶されている周波数直線性の情親が、
第６図のＡに示すように直線状でなければ、Ｄ／Ａ変換
器３０の出力は周波数変化が連続していない正弦波とな
る（第６図のＣ）。スイッチ６４のスイッチ位置を端子
６２側に選択すると、周波数の変化時間ば、端子６２に
印加される外部信号に同期する。この場合、減数回路６
０を省略し、外部信号を直接計数器６６に印加するよう
にしてもよい。しかし、外部信号の周波数は、クロック
発生器５４からのクロック周波数よりも充分に低いこと
が条件である。

マーカ／リセット回路７２が、ラッチ回路６８の内容か
変化した時点、即ち、周波数変化の時点を検知すると、
マーカ信号が端子７４に発生する。更に、マーカ／リセ
ット回路７２は、計数器６６からのアドレス・データの
１周期が終了したことを検知し、リセット信号を端子７
６から出力する。本発明によるデジタル信号が供給され
るＤ／Ａ変換器や電子機器からのアナログ信号フオシロ
スコープで測定する場合、これらのマーカ信号及びリセ
ット信号を、夫々、オシロスコープの垂直入力端子及び
トリガ端子に印加すると便利である。尚、ラッチ回路４
２．４６．５０及び６８を設けた理由は、夫々のブロッ
クの伝搬遅延による誤差を防１１−するためである。ア
ナログ波形及び掃引速度／直線性を変化させるためには
、記憶回路４８及び７０の内容を変えればよい。掃引速
；■及び直線性が、第５図に示すようであれば、計数器
６６からの出力は直接ラッチ回路４２に印加してもよい
。

１、述の如く、本発明のデジタル信号発生装置によれば
、アナログ回路を使用せずにデジタル回路のみでアナロ
グ波形の各点のデジタル値を表わすデジタル信号を発生
できるので、このデジタル信号は高精度である。また、
デジタル信号の周波数を変化Ｓせずに、このデジタル信
号に列記：するアナログ信号の周波数を変化させること
ができる。

【図面の簡単な説明】

第１図は本発明のデジタル信号発生装置の好適な一実施
例の簡゛単なブロック図、 第２図及び第３図は、夫々第１図のブロック図の動作を
説明するための波形図及び記憶回路の内容等を模型的に
示した図、 第４図は本発明のデジタル信号発生装置の好適な一実施
例の詳細なブロック図、 第５図及び第６図は、第４図のブロック図の動作を説明
するための波形図及びデータを示す図である。 ４０：デジタル・データ発生器 ４４：デジタル加算器 ４８：記憶回路 特許出願人 テクトロニクス・インコーポレイテッド代理人　弁理８
士　森崎　俊明

Claims (1)

【特許請求の範囲】
1. デジタル・データを発生するデジタル・データ発生器と
   、デジタル加算器と、クロック信号毎に上記加算器のデ
   ジタル出力信号をラッチするラッチ回路と、所望アナロ
   グ波形の各点のデジタル値を記憶し、アドレス端子に上
   記ラッチ回路のデジタル出力信号が供給される記憶回路
   とを具え、上記加算器は上記デジタル・データ発生器か
   らのデジタル出力信号及び上記ラッチ回路からのデジタ
   ル出力信号をデジタル的に加算し、上記デジタル拳デー
   タにより周波数が決まる上記所望アナログ波形の各点の
   デジタル値を表わすデジタル信号を、上記記憶回路のデ
   ータ端子から、順次得ることを特徴とするデジタル信号
   発生装置。