JPH08203265A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH08203265A JPH08203265A JP7010504A JP1050495A JPH08203265A JP H08203265 A JPH08203265 A JP H08203265A JP 7010504 A JP7010504 A JP 7010504A JP 1050495 A JP1050495 A JP 1050495A JP H08203265 A JPH08203265 A JP H08203265A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- input
- data
- reset signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】最小の回路規模でクロックに同期したデータを
任意の遅延量だけ遅延させ、遅延量の増加に対しても柔
軟に対処する。 【構成】ＦＩＦＯ型メモリ１は入力クロック５に同期し
て入力データ４を順番に記憶し、記憶した順番通りに読
出し用クロック１６により出力データ９として出力す
る。自己ロード型カウンタ２は入力クロック５により動
作し、カウンタ値出力７がフルカウントになったときロ
ード値指示信号６の設定値を自動的にロードする。デコ
ード回路３は自己ロード型カウンタ２のカウンタ値出力
７を入力し、フルカウント値であれば″０″をそれ以外
のカウント値であれば″１″を書込み用アドレスリセッ
ト信号１７および読出し用アドレスリセット信号１８と
して、ＦＩＦＯ型メモリ１に出力する。
任意の遅延量だけ遅延させ、遅延量の増加に対しても柔
軟に対処する。 【構成】ＦＩＦＯ型メモリ１は入力クロック５に同期し
て入力データ４を順番に記憶し、記憶した順番通りに読
出し用クロック１６により出力データ９として出力す
る。自己ロード型カウンタ２は入力クロック５により動
作し、カウンタ値出力７がフルカウントになったときロ
ード値指示信号６の設定値を自動的にロードする。デコ
ード回路３は自己ロード型カウンタ２のカウンタ値出力
７を入力し、フルカウント値であれば″０″をそれ以外
のカウント値であれば″１″を書込み用アドレスリセッ
ト信号１７および読出し用アドレスリセット信号１８と
して、ＦＩＦＯ型メモリ１に出力する。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、特にク
ロックに同期したデータを１クロック幅の単位で任意の
クロック幅分遅延させる遅延回路に関する。
ロックに同期したデータを１クロック幅の単位で任意の
クロック幅分遅延させる遅延回路に関する。
【０００２】
【従来の技術】従来の遅延回路の動作を図３および図４
を参照して説明する。図３は従来の遅延回路のブロック
図である。図４は図３における動作を示すタイムチャー
トである。
を参照して説明する。図３は従来の遅延回路のブロック
図である。図４は図３における動作を示すタイムチャー
トである。
【０００３】シフトレジスタ１０は入力クロック５と入
力クロック５に同期した入力データ４とを入力し、１ク
ロック分ずつ遅延させたｎ個（ｎは自然数）のシリアル
データを含むデータ群１２を出力する。ここでデータ群
１２とは、入力データ４を１クロック遅延したシリアル
データ、２クロック遅延したシリアルデータ、… ｎク
ロック遅延したシリアルデータのようにｎ個のシリアル
データを含んだデータ群を示す。
力クロック５に同期した入力データ４とを入力し、１ク
ロック分ずつ遅延させたｎ個（ｎは自然数）のシリアル
データを含むデータ群１２を出力する。ここでデータ群
１２とは、入力データ４を１クロック遅延したシリアル
データ、２クロック遅延したシリアルデータ、… ｎク
ロック遅延したシリアルデータのようにｎ個のシリアル
データを含んだデータ群を示す。
【０００４】選択回路１１はデータ群１２と選択制御信
号１３とを入力し、選択制御信号１３によって設定され
た遅延量の値によってデータ群１２から設定したクロッ
ク幅分遅延した１個のシリアルデータを選択し、出力デ
ータ１４として出力する。
号１３とを入力し、選択制御信号１３によって設定され
た遅延量の値によってデータ群１２から設定したクロッ
ク幅分遅延した１個のシリアルデータを選択し、出力デ
ータ１４として出力する。
【０００５】図４に示すように、データＤ0 、Ｄ1 、…
Ｄ7 …を含む入力データ４に対し、入力クロック５に
より１クロック分からｎクロック分まで１クロック分ず
つ遅延させたｎ個のシリアルデータを含むデータ群１２
をシフトレジスタ１０により予め用意し、選択制御信号
１３の値によりデータ群１２から任意のクロック幅分遅
延した１個のシリアルデータを選択し出力データ１４と
して出力している。つまり、選択制御信号１３の値によ
って遅延量ｎを決定している。
Ｄ7 …を含む入力データ４に対し、入力クロック５に
より１クロック分からｎクロック分まで１クロック分ず
つ遅延させたｎ個のシリアルデータを含むデータ群１２
をシフトレジスタ１０により予め用意し、選択制御信号
１３の値によりデータ群１２から任意のクロック幅分遅
延した１個のシリアルデータを選択し出力データ１４と
して出力している。つまり、選択制御信号１３の値によ
って遅延量ｎを決定している。
【０００６】
【発明が解決しようとする課題】上述した従来の遅延回
路は、予め１クロック分からｎクロック分まで１クロッ
ク分ずつ遅延させたｎ個のシリアルデータを用意し、こ
のｎ個のシリアルデータから１個のシリアルデータを選
択して出力するため任意に変化させたい遅延量の範囲ｎ
が大きくなるに伴い回路規模が比例的に増加するという
欠点を有している。
路は、予め１クロック分からｎクロック分まで１クロッ
ク分ずつ遅延させたｎ個のシリアルデータを用意し、こ
のｎ個のシリアルデータから１個のシリアルデータを選
択して出力するため任意に変化させたい遅延量の範囲ｎ
が大きくなるに伴い回路規模が比例的に増加するという
欠点を有している。
【０００７】本発明の目的は、クロックに同期したデー
タを外部から任意に設定する遅延量ｎによりｎクロック
分遅延させて出力する回路規模の小さな遅延回路を提供
することにある。
タを外部から任意に設定する遅延量ｎによりｎクロック
分遅延させて出力する回路規模の小さな遅延回路を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の遅延回路は、入
力クロックに同期した入力データを入力してｎクロック
分（ｎは自然数）遅延させたデータを出力し遅延量ｎを
外部から自由に設定可能な遅延回路において、前記入力
クロックを書込み用クロックおよび読出し用クロックと
して共通に使用し前記書込み用クロックに同期して前記
入力データを順番に記憶し記憶した前記入力データを記
憶した順番通りに出力データとして前記読出し用クロッ
クにより出力するメモリと、前記入力クロックにより動
作しカウント値が一定の値になったときロード値指示信
号の設定値を自動的にロードする自己ロード型カウンタ
と、前記自己ロード型カウンタの値が前記一定のカウン
ト値であれば″０″を出力しそれ以外のカウント値であ
れば″１″を出力し前記メモリの書込み用アドレスリセ
ット信号および読出し用アドレスリセット信号として使
用するデコード回路とを備えて構成されている。
力クロックに同期した入力データを入力してｎクロック
分（ｎは自然数）遅延させたデータを出力し遅延量ｎを
外部から自由に設定可能な遅延回路において、前記入力
クロックを書込み用クロックおよび読出し用クロックと
して共通に使用し前記書込み用クロックに同期して前記
入力データを順番に記憶し記憶した前記入力データを記
憶した順番通りに出力データとして前記読出し用クロッ
クにより出力するメモリと、前記入力クロックにより動
作しカウント値が一定の値になったときロード値指示信
号の設定値を自動的にロードする自己ロード型カウンタ
と、前記自己ロード型カウンタの値が前記一定のカウン
ト値であれば″０″を出力しそれ以外のカウント値であ
れば″１″を出力し前記メモリの書込み用アドレスリセ
ット信号および読出し用アドレスリセット信号として使
用するデコード回路とを備えて構成されている。
【０００９】また、前記メモリがＦＩＦＯ（Ｆｉｒｓｔ
−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）型メモリであることを特
徴とする遅延回路が得られる。
−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）型メモリであることを特
徴とする遅延回路が得られる。
【００１０】なお、前記ＦＩＦＯ型メモリに前記書込み
用クロックと前記読出し用クロックと前記書込み用アド
レスリセット信号と前記読出し用アドレスリセット信号
との信号レベルを反転して入力することを特徴とする遅
延回路が得られる。
用クロックと前記読出し用クロックと前記書込み用アド
レスリセット信号と前記読出し用アドレスリセット信号
との信号レベルを反転して入力することを特徴とする遅
延回路が得られる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の遅延回路の一実施例を示す
ブロック図である。図２は図１における動作を示すタイ
ムチャートである。
ブロック図である。図２は図１における動作を示すタイ
ムチャートである。
【００１３】図１に示す本実施例の遅延回路は、入力ク
ロック５を書込み用クロック１５および読出し用クロッ
ク１６として共通に使用し書込み用クロック１５に同期
して入力データ４を順番に記憶し、記憶した入力データ
４を記憶した順番通りに出力データ９として読出し用ク
ロック１６により出力するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
Ｆｉｒｓｔ−Ｏｕｔ）型メモリ１と、入力クロック５
により動作するカウンタのカンウント値がフルカウント
になったときロード値指示信号６の設定値を自動的にロ
ードする自己ロード型カウンタ２と、自己ロード型カウ
ンタ２のカウンタ値出力７を入力しフルカウント値であ
れば″０″を出力しそれ以外のカウント値であれば″
１″を出力するデコード出力であるリセット信号８をＦ
ＩＦＯ型メモリ１の書込み用アドレスリセット信号１７
および読出し用アドレスリセット信号１８として使用す
るデコード回路３とを備えて構成されている。
ロック５を書込み用クロック１５および読出し用クロッ
ク１６として共通に使用し書込み用クロック１５に同期
して入力データ４を順番に記憶し、記憶した入力データ
４を記憶した順番通りに出力データ９として読出し用ク
ロック１６により出力するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
Ｆｉｒｓｔ−Ｏｕｔ）型メモリ１と、入力クロック５
により動作するカウンタのカンウント値がフルカウント
になったときロード値指示信号６の設定値を自動的にロ
ードする自己ロード型カウンタ２と、自己ロード型カウ
ンタ２のカウンタ値出力７を入力しフルカウント値であ
れば″０″を出力しそれ以外のカウント値であれば″
１″を出力するデコード出力であるリセット信号８をＦ
ＩＦＯ型メモリ１の書込み用アドレスリセット信号１７
および読出し用アドレスリセット信号１８として使用す
るデコード回路３とを備えて構成されている。
【００１４】次に、動作を説明する。
【００１５】一般的に、ＦＩＦＯ型メモリ１は、書込み
用クロック１５と読出し用クロック１６とを同一のクロ
ック５として使用し、かつ書込み用アドレスリセット信
号１７と読出し用アドレスリセット信号１８とを同一の
リセット信号８として使用すると、リセット信号８のリ
セット周期の一周期分を遅延量とする遅延回路として使
用することができる。従って、ＦＩＦＯ型メモリ１に入
力する書込み用アドレスリセット信号１７および読出し
用アドレスリセット信号１８のリセット周期を外部から
任意に変化させることにより、任意の遅延量が設定可能
となる。
用クロック１５と読出し用クロック１６とを同一のクロ
ック５として使用し、かつ書込み用アドレスリセット信
号１７と読出し用アドレスリセット信号１８とを同一の
リセット信号８として使用すると、リセット信号８のリ
セット周期の一周期分を遅延量とする遅延回路として使
用することができる。従って、ＦＩＦＯ型メモリ１に入
力する書込み用アドレスリセット信号１７および読出し
用アドレスリセット信号１８のリセット周期を外部から
任意に変化させることにより、任意の遅延量が設定可能
となる。
【００１６】リセット周期を外部から任意に変化させる
ことができるリセット信号８を得るために、自己ロード
型カウンタ２とデコード回路３とを備え、自己ロード型
カウンタ２に入力する遅延量ｎを示すロード値指示信号
６を外部から入力している。
ことができるリセット信号８を得るために、自己ロード
型カウンタ２とデコード回路３とを備え、自己ロード型
カウンタ２に入力する遅延量ｎを示すロード値指示信号
６を外部から入力している。
【００１７】図２（ａ）は自己ロード型カウンタ２の動
作のタイムチャートを示し、図２（ｂ）は遅延動作のタ
イムチャートを示す。図２（ａ）に示すように、例えば
自己ロード型カウンタ２が８ビットのカウンタでロード
値指示信号６の値が″２５２″であった場合、自己ロー
ド型カウンタ２のカウンタ値出力７は″２５２″〜″２
５５″の４値を繰り返し、４クロック幅周期のリセット
信号８を得ることができる。従って、図２（ｂ）に示す
ように、入力データ４に対しｎ＝４、すなわち、４クロ
ック幅分遅延させた出力データ９を出力することができ
る。
作のタイムチャートを示し、図２（ｂ）は遅延動作のタ
イムチャートを示す。図２（ａ）に示すように、例えば
自己ロード型カウンタ２が８ビットのカウンタでロード
値指示信号６の値が″２５２″であった場合、自己ロー
ド型カウンタ２のカウンタ値出力７は″２５２″〜″２
５５″の４値を繰り返し、４クロック幅周期のリセット
信号８を得ることができる。従って、図２（ｂ）に示す
ように、入力データ４に対しｎ＝４、すなわち、４クロ
ック幅分遅延させた出力データ９を出力することができ
る。
【００１８】ロード値指示信号６の値を変化させること
によりリセット信号８のリセット周期を任意に変化させ
ることができるので、入力データ４の遅延量を任意に設
定することができる。
によりリセット信号８のリセット周期を任意に変化させ
ることができるので、入力データ４の遅延量を任意に設
定することができる。
【００１９】また、遅延量の設定範囲は自己ロード型カ
ウンタ２のビット数をロード値指示信号６のビット数に
応じて増加させることにより、リセット信号８のリセッ
ト周期、つまり、遅延量の範囲を２のべき乗の単位で増
加させることができる。ロード値指示信号６がｎビット
なら自己ロード型カウンタ２もｎビット必要である。
ウンタ２のビット数をロード値指示信号６のビット数に
応じて増加させることにより、リセット信号８のリセッ
ト周期、つまり、遅延量の範囲を２のべき乗の単位で増
加させることができる。ロード値指示信号６がｎビット
なら自己ロード型カウンタ２もｎビット必要である。
【００２０】自己ロード型カウンタ２のビット数をｎビ
ットにすることにより２n の遅延量の範囲迄設定でき
る。この場合、自己ロードカウンタ２がｎビットで遅延
量をｍクロック幅に設定するロード値指示信号６の値は
（２n −ｍ）で与えられる。
ットにすることにより２n の遅延量の範囲迄設定でき
る。この場合、自己ロードカウンタ２がｎビットで遅延
量をｍクロック幅に設定するロード値指示信号６の値は
（２n −ｍ）で与えられる。
【００２１】なお、新しく設定された遅延量で出力デー
タ９が出力されるのは、変更されたロード値指示信号６
の値が自己ロードカウンタ２にロードされ、デコード回
路３から新しい周期の書込み用アドレスリセット信号１
７および読出し用アドレスリセット信号１８となるリセ
ット信号８が出力されてからである。
タ９が出力されるのは、変更されたロード値指示信号６
の値が自己ロードカウンタ２にロードされ、デコード回
路３から新しい周期の書込み用アドレスリセット信号１
７および読出し用アドレスリセット信号１８となるリセ
ット信号８が出力されてからである。
【００２２】本動作は入力クロック５で入力データ４を
書込みながら同時に出力データ９を出力している。実施
例での入力クロック周波数は、１９〜２０ＭＨｚ程度で
あるが本周波数に制限されるものではない。
書込みながら同時に出力データ９を出力している。実施
例での入力クロック周波数は、１９〜２０ＭＨｚ程度で
あるが本周波数に制限されるものではない。
【００２３】なお、実際の回路では使用するＦＩＦＯ型
メモリ１の種類によって、書込み用クロック１５、読出
し用クロック１６、書込み用アドレスリセット信号１
７、読出し用アドレスリセット信号１８のレベルを反転
して入力する場合がある。
メモリ１の種類によって、書込み用クロック１５、読出
し用クロック１６、書込み用アドレスリセット信号１
７、読出し用アドレスリセット信号１８のレベルを反転
して入力する場合がある。
【００２４】次に、従来例の回路を汎用ＩＣで構成する
場合、シフトレジスタ１０として８ビットのシフトレジ
スタを、選択回路１１として８つのデータから１つのデ
ータを選択する８−１セレクタを使用するのが一般的と
考えられ、この場合の遅延量ｎの値による各ＩＣの使用
数の一例を表１に示す。
場合、シフトレジスタ１０として８ビットのシフトレジ
スタを、選択回路１１として８つのデータから１つのデ
ータを選択する８−１セレクタを使用するのが一般的と
考えられ、この場合の遅延量ｎの値による各ＩＣの使用
数の一例を表１に示す。
【００２５】
【表１】
【００２６】一方、本発明の回路を汎用ＩＣで構成する
場合、一般的には自己ロード型カウンタ２としてキャリ
ー出力付き４ビットカウンタとＦＩＦＯ型メモリ１とし
てＦＩＦＯを使用することになり、ＦＩＦＯとしては十
分大きな記憶容量（１０００ビット程度）を持つメモリ
を使用することができる。また、デコード回路３として
は８入力ＮＡＮＤの使用が考えられ、特に遅延量ｎが２
５７以上の場合には８入力ＮＡＮＤと４入力ＡＮＤ２個
とを組み合わせての使用が考えられる。遅延量ｎの値に
よる各ＩＣの使用数の一例を表２に示す。
場合、一般的には自己ロード型カウンタ２としてキャリ
ー出力付き４ビットカウンタとＦＩＦＯ型メモリ１とし
てＦＩＦＯを使用することになり、ＦＩＦＯとしては十
分大きな記憶容量（１０００ビット程度）を持つメモリ
を使用することができる。また、デコード回路３として
は８入力ＮＡＮＤの使用が考えられ、特に遅延量ｎが２
５７以上の場合には８入力ＮＡＮＤと４入力ＡＮＤ２個
とを組み合わせての使用が考えられる。遅延量ｎの値に
よる各ＩＣの使用数の一例を表２に示す。
【００２７】
【表２】
【００２８】表１と表２から解るように、遅延量ｎ＝１
６の場合、従来例の回路では汎用ＩＣが総数５個必要で
あるが、本発明の回路では汎用ＩＣが総数３個で済む。
６の場合、従来例の回路では汎用ＩＣが総数５個必要で
あるが、本発明の回路では汎用ＩＣが総数３個で済む。
【００２９】また、ｎ＝２５６の場合でも本発明では汎
用ＩＣが総数４個で済むが、従来例ではｎ＝８０ですら
汎用ＩＣが総数２３個必要となるので、遅延量ｎの値が
大きくなるにつれて本発明の効果が発揮されることが解
る。
用ＩＣが総数４個で済むが、従来例ではｎ＝８０ですら
汎用ＩＣが総数２３個必要となるので、遅延量ｎの値が
大きくなるにつれて本発明の効果が発揮されることが解
る。
【００３０】
【発明の効果】以上説明したように、本発明の遅延回路
は、入力クロックを書込み用クロックおよび読出し用ク
ロックとして共通に使用し書込み用クロックに従って入
力データを順番に記憶し記憶したデータを記憶した順番
通りに読出し用クロックにより出力するメモリと、入力
クロックにより動作するカウンタのカンウント値がフル
カウントになったときロード値指示信号の設定値を自動
的にロードする自己ロード型カウンタと、自己ロード型
カウンタのカウンタ値出力を入力しフルカウント値であ
れば″０″をそれ以外のカウント値であれば″１″をリ
セット信号として出力しメモリの書込み用アドレスリセ
ット信号および読出し用アドレスリセット信号として使
用するデコード回路とを備えているので、任意に変化さ
せたい遅延量の範囲ｎが大きくなってもメモリの記憶容
量の範囲内で処理ができるため追加の回路素子が不要で
最小限の回路規模で柔軟に対処できること、また記憶容
量を越える遅延量が必要になってもメモリのみを新規に
追加することで柔軟に対処できるので、全体的な回路規
模を小さくできかつ経済性が優れるという効果を有して
いる。
は、入力クロックを書込み用クロックおよび読出し用ク
ロックとして共通に使用し書込み用クロックに従って入
力データを順番に記憶し記憶したデータを記憶した順番
通りに読出し用クロックにより出力するメモリと、入力
クロックにより動作するカウンタのカンウント値がフル
カウントになったときロード値指示信号の設定値を自動
的にロードする自己ロード型カウンタと、自己ロード型
カウンタのカウンタ値出力を入力しフルカウント値であ
れば″０″をそれ以外のカウント値であれば″１″をリ
セット信号として出力しメモリの書込み用アドレスリセ
ット信号および読出し用アドレスリセット信号として使
用するデコード回路とを備えているので、任意に変化さ
せたい遅延量の範囲ｎが大きくなってもメモリの記憶容
量の範囲内で処理ができるため追加の回路素子が不要で
最小限の回路規模で柔軟に対処できること、また記憶容
量を越える遅延量が必要になってもメモリのみを新規に
追加することで柔軟に対処できるので、全体的な回路規
模を小さくできかつ経済性が優れるという効果を有して
いる。
【図１】本発明の遅延回路の一実施例を示すブロック図
である。
である。
【図２】図１における動作を示すタイムチャートであ
る。
る。
【図３】従来の遅延回路のブロック図である。
【図４】図３における動作を示すタイムチャートであ
る。
る。
１ ＦＩＦＯ型メモリ ２ 自己ロード型カウンタ ３ デコード回路 ４ 入力データ ５ 入力クロック ６ ロード値指示信号 ７ カウンタ値出力 ８ リセット信号 ９ 出力データ １０ シフトレジスタ １１ 選択回路 １２ データ群 １３ 選択制御信号 １４ 出力データ １５ 書込み用クロック １６ 読出し用クロック １７ 書込み用アドレスリセット信号 １８ 読出し用アドレスリセット信号
Claims (3)
- 【請求項１】 入力クロックに同期した入力データを入
力してｎクロック分（ｎは自然数）遅延させたデータを
出力し遅延量ｎを外部から自由に設定可能な遅延回路に
おいて、前記入力クロックを書込み用クロックおよび読
出し用クロックとして共通に使用し前記書込み用クロッ
クに同期して前記入力データを順番に記憶し記憶した前
記入力データを記憶した順番通りに出力データとして前
記読出し用クロックにより出力するメモリと、前記入力
クロックにより動作しカウント値が一定の値になったと
きロード値指示信号の設定値を自動的にロードする自己
ロード型カウンタと、前記自己ロード型カウンタの値が
前記一定のカウント値であれば″０″を出力しそれ以外
のカウント値であれば″１″を出力し前記メモリの書込
み用アドレスリセット信号および読出し用アドレスリセ
ット信号として使用するデコード回路とを備えたことを
特徴とする遅延回路。 - 【請求項２】 前記メモリがＦＩＦＯ（Ｆｉｒｓｔ−Ｉ
ｎ Ｆｉｒｓｔ−Ｏｕｔ）型メモリであることを特徴と
する請求項１記載の遅延回路。 - 【請求項３】 前記ＦＩＦＯ型メモリに前記書込み用ク
ロックと前記読出し用クロックと前記書込み用アドレス
リセット信号と前記読出し用アドレスリセット信号との
信号レベルを反転して入力することを特徴とする請求項
２記載の遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7010504A JPH08203265A (ja) | 1995-01-26 | 1995-01-26 | 遅延回路 |
| US08/591,129 US5768325A (en) | 1995-01-26 | 1996-01-25 | Time-adjustable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7010504A JPH08203265A (ja) | 1995-01-26 | 1995-01-26 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203265A true JPH08203265A (ja) | 1996-08-09 |
Family
ID=11752044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7010504A Pending JPH08203265A (ja) | 1995-01-26 | 1995-01-26 | 遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5768325A (ja) |
| JP (1) | JPH08203265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19804384B4 (de) * | 1997-07-25 | 2010-12-09 | Mitsubishi Denki K.K. | Halbleiterspeichereinrichtung |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263410B1 (en) * | 1998-09-15 | 2001-07-17 | Industrial Technology Research Institute | Apparatus and method for asynchronous dual port FIFO |
| US6879201B1 (en) * | 2002-04-01 | 2005-04-12 | Xilinx, Inc. | Glitchless pulse generator |
| US10181001B2 (en) * | 2017-02-02 | 2019-01-15 | Intel Corporation | Methods and apparatus for automatically implementing a compensating reset for retimed circuitry |
| US11093244B2 (en) | 2019-08-28 | 2021-08-17 | Micron Technology, Inc. | Command delay |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251600B2 (ja) * | 1980-06-13 | 1987-10-30 | Ajinomoto Kk | |
| JPS6370999A (ja) * | 1986-09-12 | 1988-03-31 | Fujitsu Denso Ltd | 可変段数シフトレジスタ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506348A (en) * | 1982-06-14 | 1985-03-19 | Allied Corporation | Variable digital delay circuit |
| US4740924A (en) * | 1985-02-25 | 1988-04-26 | Siemens Aktiengesellschaft | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable time delay of digital signals |
| JPS63146298A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | 可変語長シフトレジスタ |
| JPS63276795A (ja) * | 1986-12-16 | 1988-11-15 | Mitsubishi Electric Corp | 可変長シフトレジスタ |
| DE3742514A1 (de) * | 1986-12-24 | 1988-07-07 | Mitsubishi Electric Corp | Variable verzoegerungsschaltung |
| JPH02279015A (ja) * | 1989-04-20 | 1990-11-15 | Sanyo Electric Co Ltd | 遅延回路 |
| US5406518A (en) * | 1994-02-08 | 1995-04-11 | Industrial Technology Research Institute | Variable length delay circuit utilizing an integrated memory device with multiple-input and multiple-output configuration |
-
1995
- 1995-01-26 JP JP7010504A patent/JPH08203265A/ja active Pending
-
1996
- 1996-01-25 US US08/591,129 patent/US5768325A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251600B2 (ja) * | 1980-06-13 | 1987-10-30 | Ajinomoto Kk | |
| JPS6370999A (ja) * | 1986-09-12 | 1988-03-31 | Fujitsu Denso Ltd | 可変段数シフトレジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19804384B4 (de) * | 1997-07-25 | 2010-12-09 | Mitsubishi Denki K.K. | Halbleiterspeichereinrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| US5768325A (en) | 1998-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0522551A2 (en) | Variable clock dividing circuit | |
| JPS60229521A (ja) | デジタル信号遅延回路 | |
| NL8300387A (nl) | Digitaal signaalbewerkingsstelsel. | |
| KR890004502A (ko) | 신호 위상 정렬 회로 | |
| JP2646032B2 (ja) | Ｌｉｆｏ方式の半導体記憶装置およびその制御方法 | |
| JPH08203265A (ja) | 遅延回路 | |
| US6992948B2 (en) | Memory device having address generating circuit using phase adjustment by sampling divided clock to generate address signal of several bits having one bit changed in sequential order | |
| US7890679B2 (en) | Data generator for generating data of arbitrary length | |
| JPH11163689A (ja) | クロック逓倍回路 | |
| JPH07273600A (ja) | ディジタルフィルタ | |
| JPS6094523A (ja) | 可変ビツト遅延回路 | |
| US5305439A (en) | Method and apparatus for time-shared processing of different data word sequences | |
| JP3125672B2 (ja) | ディジタルフィルタ | |
| JPH0731635B2 (ja) | 情報処理装置 | |
| JP2555882B2 (ja) | 信号処理装置 | |
| JP2723843B2 (ja) | デュアルポートメモリ制御回路 | |
| JP2853203B2 (ja) | 音声信号遅延装置 | |
| JPS61243527A (ja) | ビツトバツフア回路 | |
| JPH0376558B2 (ja) | ||
| JPH04260218A (ja) | 分周回路 | |
| JP2002246879A (ja) | プログラマブルデジタルフィルタ | |
| JPH07254892A (ja) | 位相変動回路 | |
| JPH043398A (ja) | 多段シフトレジスタ | |
| JPH01248398A (ja) | 半導体集積回路 | |
| JPH05284175A (ja) | メモリを用いた大容量カウンタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |