JPH01248398A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01248398A JPH01248398A JP63077176A JP7717688A JPH01248398A JP H01248398 A JPH01248398 A JP H01248398A JP 63077176 A JP63077176 A JP 63077176A JP 7717688 A JP7717688 A JP 7717688A JP H01248398 A JPH01248398 A JP H01248398A
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- JP
- Japan
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- counter
- circuit
- output
- input
- adder
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 230000000694 effects Effects 0.000 abstract description 4
- 238000005265 energy consumption Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エラスティックストア回路を内蔵する半導体
集積回路に関する。
集積回路に関する。
従来、エラスティックストア回路および可変長シフトレ
ジスタの出力全切り替え制御信号により使用する場合は
、第（２゜図に示すように、両方の回路を用意して切り
替え制御信号によシ切や替えていた。
ジスタの出力全切り替え制御信号により使用する場合は
、第（２゜図に示すように、両方の回路を用意して切り
替え制御信号によシ切や替えていた。
第２図において、可変長シフトレジスタＶＳＩ−１は、
アドレス人力ＡＯ，ＡＩの入力によりデータ入力ＤＩの
遅延量を制御して出力ＤＯに出力する回路である。
アドレス人力ＡＯ，ＡＩの入力によりデータ入力ＤＩの
遅延量を制御して出力ＤＯに出力する回路である。
第３図に第２図のタイムチャー１−に示す。
■ＳＲはクロックによシ入カデータ全内部でシフトして
ＡＯ＝０ 、ＡＩ＝Ｏの時は、半クロック遅れて出力さ
れる。ＡＯ＝１ 、Ａｌ＝０の時は、１．５クロツク、
また、ＡＯ＝０ 、Ａ１＝１の時は、２．５クロツク、
さらに、ＡＯ＝ｌ 、Ａ１＝１の時は、３．５クロツク
遅れて出力される。一方、第２図において、ＥＳＴは従
来のエラスティックストア回路であり、書込みクロック
ＷＣＫ、豊込みすセットＷＲにより書込みデータＷＤ＝
ｅ内部レジスタＦＯ、Ｆｌ 、Ｆ２ 、Ｆ３に１１次書
込む。一方、書込みクロックＷＣＫとはまったく位相の
異なる読み出しクロック）ｌ、ＣＫ 、読み出しリセッ
ト信号ＲＲにより、ＦＯ、Ｆｌ 、Ｆ２ 、Ｆ’３に１
込まれていたデータを読み出す。
ＡＯ＝０ 、ＡＩ＝Ｏの時は、半クロック遅れて出力さ
れる。ＡＯ＝１ 、Ａｌ＝０の時は、１．５クロツク、
また、ＡＯ＝０ 、Ａ１＝１の時は、２．５クロツク、
さらに、ＡＯ＝ｌ 、Ａ１＝１の時は、３．５クロツク
遅れて出力される。一方、第２図において、ＥＳＴは従
来のエラスティックストア回路であり、書込みクロック
ＷＣＫ、豊込みすセットＷＲにより書込みデータＷＤ＝
ｅ内部レジスタＦＯ、Ｆｌ 、Ｆ２ 、Ｆ３に１１次書
込む。一方、書込みクロックＷＣＫとはまったく位相の
異なる読み出しクロック）ｌ、ＣＫ 、読み出しリセッ
ト信号ＲＲにより、ＦＯ、Ｆｌ 、Ｆ２ 、Ｆ’３に１
込まれていたデータを読み出す。
第４図にそのタイムチャー）を示す。
第４図において、書込みリセット信号ｆｆｉ’Ｌが論理
１（以下、１“と称す）となると、カウンタＣＴＯの“
出力ＱＯ，Ｑｌはゝ０“どなる。以後、書込みクロック
ＷＣＫが入力される毎にカウンタＣＴＯはカウントアツ
プさ扛る。ＣＴｏの出力はデコーダＤＣＯ，ＤＣＩに入
力され、書込みデータＷＤはカウンタ出力が０．１，２
．３の場合、各々ＦＯ、Ｆｌ 、Ｆ’２ 、Ｆ３に順次
書込まれる。
１（以下、１“と称す）となると、カウンタＣＴＯの“
出力ＱＯ，Ｑｌはゝ０“どなる。以後、書込みクロック
ＷＣＫが入力される毎にカウンタＣＴＯはカウントアツ
プさ扛る。ＣＴｏの出力はデコーダＤＣＯ，ＤＣＩに入
力され、書込みデータＷＤはカウンタ出力が０．１，２
．３の場合、各々ＦＯ、Ｆｌ 、Ｆ’２ 、Ｆ３に順次
書込まれる。
一方、書込みクロックＷＣＫとは位相の異なる読み出し
クロ、りＲＣＫはカウンタＣＴ１に入力されるが、読み
出しリセット信号ＲＲが′Ｘｌ“となると、カウンタＣ
Ｔｌの出力ＣＴ ｌ −ＱＱ 、 ＣＴ１−Ｑｌはゝゝ
０″となり、以後、読み出しクロックＲＣＫによｐカウ
ントアツプされる。ＣＴＱが０．１，２．３とカウント
アツプされるに従って、内部ラッチＦＯ、ｆ”１ 、Ｆ
２ 、Ｆ３よりデータがＯＤに読み出される。
クロ、りＲＣＫはカウンタＣＴ１に入力されるが、読み
出しリセット信号ＲＲが′Ｘｌ“となると、カウンタＣ
Ｔｌの出力ＣＴ ｌ −ＱＱ 、 ＣＴ１−Ｑｌはゝゝ
０″となり、以後、読み出しクロックＲＣＫによｐカウ
ントアツプされる。ＣＴＱが０．１，２．３とカウント
アツプされるに従って、内部ラッチＦＯ、ｆ”１ 、Ｆ
２ 、Ｆ３よりデータがＯＤに読み出される。
本集積回路をエラスティックストア回路として使用する
場合は、制御人力ｏ−１ゝゝ１″として、エラスティッ
クストア回路ＥＳＴよＱの出力をセレクタＳ３の入力１
１経由で出力ＯＤに出力し、可変長シフトレジスタとし
て使用する場合は、制御人力Ｇをゝゝ０″としてＶＳＲ
出力をセレクタＳ３経由で出力ＯＤに出力していた。
場合は、制御人力ｏ−１ゝゝ１″として、エラスティッ
クストア回路ＥＳＴよＱの出力をセレクタＳ３の入力１
１経由で出力ＯＤに出力し、可変長シフトレジスタとし
て使用する場合は、制御人力Ｇをゝゝ０″としてＶＳＲ
出力をセレクタＳ３経由で出力ＯＤに出力していた。
上述した従来のエラスチックストア回路および可変長シ
フトレジスタ回路を制御信号により使用する回路は、回
路素子数が多くなり、半導体集積回路化する場合、ゲー
ト数が多くなシ、また、電力消費も大きくなるという欠
点がある。
フトレジスタ回路を制御信号により使用する回路は、回
路素子数が多くなり、半導体集積回路化する場合、ゲー
ト数が多くなシ、また、電力消費も大きくなるという欠
点がある。
本発明の半導体集積回路の構成は、書込みクロックおよ
び書込みリセット信号を入力とする第１のカウンタと、
Ｍｅみ出しクロックおよび読み出しリセット信号全入力
とする第２のカウンタと、前記第１のカウンタの出力を
第１の入力とし、外部アドレス入力信号を第２の入力と
するアダーと、前記第２のカウンタの出力を第１の入力
とし、前記アダー出力を第２の入力とし、そｔらの第１
および第２の入力を選択する制御入力を有するエラステ
ィックストア回路とを含んで構成されることを特徴とす
る。
び書込みリセット信号を入力とする第１のカウンタと、
Ｍｅみ出しクロックおよび読み出しリセット信号全入力
とする第２のカウンタと、前記第１のカウンタの出力を
第１の入力とし、外部アドレス入力信号を第２の入力と
するアダーと、前記第２のカウンタの出力を第１の入力
とし、前記アダー出力を第２の入力とし、そｔらの第１
および第２の入力を選択する制御入力を有するエラステ
ィックストア回路とを含んで構成されることを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、ＥＳＴは第
２図に示したエラスティックストア回路である。エラス
ティックストア回路として使用する場合、制御入力Ｇヲ
Ｘ″ｌ“とすることにより、カウンタＣＴＩの出力ＱＯ
，ＱｌはセレクタＳＥＬの各々”Ｏ＋ＡＩ経由でセレク
タＳ１．Ｓ２に供給されるため、第２図に示したエラス
ティックストア回路となる。
２図に示したエラスティックストア回路である。エラス
ティックストア回路として使用する場合、制御入力Ｇヲ
Ｘ″ｌ“とすることにより、カウンタＣＴＩの出力ＱＯ
，ＱｌはセレクタＳＥＬの各々”Ｏ＋ＡＩ経由でセレク
タＳ１．Ｓ２に供給されるため、第２図に示したエラス
ティックストア回路となる。
一方、可変長シフトレジスタとして使用する場合は、制
御人力ｏ−１ゝゝ０“にする。この場合、カウンタＣＴ
ＯのＱｏ、Ｑ１出力はアドレス制御人力ＡＯ，Ａｌとア
ダーＡＤＤで加算され、セレクタ５ＥＬｉ経由してセレ
クタ８１．８２に供給される。すなわち、出力データＯ
Ｄは入力データＷＤよりもＡＯ，ＡＩにより指定された
値だけ異なったアドレスから常時出力されることになジ
、可変長シフトレジスタとして動作する。
御人力ｏ−１ゝゝ０“にする。この場合、カウンタＣＴ
ＯのＱｏ、Ｑ１出力はアドレス制御人力ＡＯ，Ａｌとア
ダーＡＤＤで加算され、セレクタ５ＥＬｉ経由してセレ
クタ８１．８２に供給される。すなわち、出力データＯ
Ｄは入力データＷＤよりもＡＯ，ＡＩにより指定された
値だけ異なったアドレスから常時出力されることになジ
、可変長シフトレジスタとして動作する。
第１図において、書込みアドレス用カウンタＣＴＯおよ
び読み出しアドレス用カウンタＣＴｌはエラスティック
ストア回路で使用されているものであるが、エラスティ
ックストア回路がカウンタを有しないような回路構成の
場合には、新たに追加する必要がある。
び読み出しアドレス用カウンタＣＴｌはエラスティック
ストア回路で使用されているものであるが、エラスティ
ックストア回路がカウンタを有しないような回路構成の
場合には、新たに追加する必要がある。
以上説明したように本発明は、エラスティックうアダー
を設けてアダー出力によジ読み出しアドレス全指定する
ことにより、可変長シフトレジスタとしても動作させら
れる効果があシ、また本回路により、エラスティックス
トア回路に小規模な回路追加で可変長シフトレジスタ機
能も構成できるため、低価格、低消費電力の半導体集積
回路を実現できる効果會有する。
を設けてアダー出力によジ読み出しアドレス全指定する
ことにより、可変長シフトレジスタとしても動作させら
れる効果があシ、また本回路により、エラスティックス
トア回路に小規模な回路追加で可変長シフトレジスタ機
能も構成できるため、低価格、低消費電力の半導体集積
回路を実現できる効果會有する。
第１図は本発明の一実施例の回路図、第２図は従来の回
路図、第３図および第４図は第２図のタイムチャートで
ある。 Ａ Ｏ−Ａ ３・・・・・２ＡＮＤ、ＡＪ）Ｌ）・・・
・・・２ビツトアダー、ＣＴＯ・・・・・・書込みアド
レス用カウンタ、ＣＴ１・・・・・読み出しアドレス用
カウンタ、ＤＣＯ９ＤＣＩ・・・・・・読み込みデコー
ダ、ＥＳＴ・・・・・エラスティックストア回路、ＦＯ
−Ｆ３・・・ランチ、ＳＯ，Ｓｌ、８２・・・・・２−
１セレクタ、ＳＥＬ・・・・・・２人力２−１セレクタ
。 ／
路図、第３図および第４図は第２図のタイムチャートで
ある。 Ａ Ｏ−Ａ ３・・・・・２ＡＮＤ、ＡＪ）Ｌ）・・・
・・・２ビツトアダー、ＣＴＯ・・・・・・書込みアド
レス用カウンタ、ＣＴ１・・・・・読み出しアドレス用
カウンタ、ＤＣＯ９ＤＣＩ・・・・・・読み込みデコー
ダ、ＥＳＴ・・・・・エラスティックストア回路、ＦＯ
−Ｆ３・・・ランチ、ＳＯ，Ｓｌ、８２・・・・・２−
１セレクタ、ＳＥＬ・・・・・・２人力２−１セレクタ
。 ／
Claims (1)
- 書込みクロックおよび書込みリセット信号を入力とする
第１のカウンタと、読み出しクロックおよび読み出しリ
セット信号を入力とする第２のカウンタと、前記第１の
カウンタの出力を第１の入力とし、外部アドレス入力信
号を第２の入力とするアダーと、前記第２のカウンタの
出力を第１の入力とし、前記アダー出力を第２の入力と
し、それらの第１および第２の入力を選択する制御入力
を有するエラスティックストア回路とを含んで構成され
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077176A JPH01248398A (ja) | 1988-03-29 | 1988-03-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077176A JPH01248398A (ja) | 1988-03-29 | 1988-03-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248398A true JPH01248398A (ja) | 1989-10-03 |
Family
ID=13626491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63077176A Pending JPH01248398A (ja) | 1988-03-29 | 1988-03-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248398A (ja) |
-
1988
- 1988-03-29 JP JP63077176A patent/JPH01248398A/ja active Pending
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