JPH0336628A - ディジタル信号処理プロセッサ及びその制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えば逐次サンプリングによりディジタル化
された音声データや画像データ等を入力し、それらのデ
ータをプログラムに従ってリアルタイム（実時間）で高
速演算処理し、その演算結果を出力するためのディジタ
ル信号処理プロセッサ（以下、ＤＳＰという）に関する
ものである。

（従来の技術） 従来このような分野の技術としては、例えばアイイーイ
ーイー　ジャーナル　オブ　ソリッド−ステイト　サー
’ｒ　ッ”７　（ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　５
ＱＬＩＯ−３ＴＡＴＥ　　ＣＩＲＣＵＩＴＳ）　　、　
　５Ｃ−２１［１］　　　（１９８６−２〉　（米）、
「ア　セカンド−ジェネレーション　ディジタル　シグ
ナル　プロセッサ（ＡＳＥ’Ｃ０ｎｄ−Ｇｅｎｅｒａｔ
ｉｏｎ　Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓ
ｓｏｒ）　Ｊ、Ｐ、８６−９１　（文献■）、及びμＰ
Ｄ７７２０ファミリ　シグナル・プロセッサ　ユーザー
ズ・マニュアル、ＰＥＢ、−２５−８５Ｐ版（■９８０
〉日本電気（株）（文献２〉に記載されるものがあった
。

従来、ＤＳＰは、外部から逐次供給されるサンプリング
データをリアルタイムで高速演算処理するもので、その
性格上、処理速度が速いほど望ましい。

このようなりＳＰは、一般に、プログラムカウンタ、命
令ＲＯＭ　（リード・オンリ・メモリ）、命令レジスタ
及び命令デコーダを有するシーケンス制御部と、演算デ
ータ等を格納するメモリ部と、演算部と、入出力制御部
と、クロック発生回路とで、構成されている。そして、
シーケンス制御部において、プログラムカウンタの示す
アドレスに対応する命令ＲＯＭの内容を続出し、それを
命令レジスタに格納し、命令デコーダにより解読される
。命令デコーダの出力は、メモリ部、演算部、及び入出
力制御部を制御して命令を実行する。また、外部より入
力される外部クロック信号を、ＤＳＰ内部のクロック発
生回路が分周して内部クロック信号を発生し、その内部
クロック信号により、各処理部が時間的秩序を持って順
序制御され、処理動作を実行する構成になっている。

この種のＤＳＰにおいて、１マシンサイクルのサイクル
クロック数は、通常、４相クロック形式を採っている。

その代表的なものとしては、前記文献１に記載されたテ
キサス・インスツルメンツ社製のＤＳＰ　（ＴＭＳ３２
０２０＞がある。このＤＳＰの内部クロック信号は、重
なりの無い４相クロツクから成っている。これは多様な
異なったタイプの回路の制御に柔軟に対応でき、メモリ
部のタイミング設計が容易なために採用されたものであ
る。このＤＳＰでは、外部クロック信号（メインクロッ
ク入力）としてマシンサイクルの４倍の速度が使用され
ている。この場合、各相のクロック幅（時間〉は、外部
クロック信号のデユーティ比に依存しないため、そのデ
ユーティ比の調整が不要となる。

また、他の例として前記文献２に記載された日本電気（
株）製のμＰＤ７７２０が４相クロック形式を使ったも
のとして知られている。このＤＳＰでは、外部クロック
信号としてマシンサイクルの２倍の速度が使用されてい
る。ぽし、この場合には２分周して内部クロック信号（
システムタイミング）を作っているため、外部クロック
信号のデユーティ補正を行ない、５０％に合わせる必要
がある。

従来の４相クロック形式を採用したＤＳＰの一楕成例と
して、７７２０系フアミリーにおけるＤｓｐを第２図に
示す。

第２図は、従来のＤＳＰの機能ブロック図である。

このＤＳＰは、シーケンス制御部、メモリ部、演算部、
及び入出力制御部等で構成されている。

シーケンス制御部は、命令ＲＯＭ１０を有し、その命令
ＲＯＭ１０には、アドレス指定用のプログラムカウンタ
（ＰＣ）１１及びスタックポインタ１２等が接続されて
いる。メモリ部は、データ格納用のデータＲＡＭ　（ラ
ンダム・アクセス・メモリ〉２０及びデータＲＯＭ２２
を有している。

そのデータＲＡＭ２０には、アドレス指定用のデータポ
インタ（ＤＰ＞２１が接続され、更にデータＲＯＭ２２
には、アドレス指定用のＲＯＭポインタ２３及びＲＯＭ
出力レジスタ２４等が接続されている。

演算部は、乗算器３０及び算術論理ユニット（以下、Ａ
ＬＵという）３５を有している。乗算器３０には、入力
用のにレジスタ３１及びＬレジスタ３２が接続されると
共に、出力用のＭレジスタ３３及びＮレジスタ３４が接
続されている。更に、ＡＬＵ３５の入力側には、信号選
択用のマルチプレクサ３６及び桁移動用のシフタ３７が
接続され、そのＡＬＵ３５の出力１則に、累算器である
Ａアキュムレータ（ＡＣＣ＞３８及びＢアキュムレータ
（ＡＣＣ＞３９が接続されている。Ａフラグ４０及びＢ
フラグ４１は、それぞれＡＣＣ３８及びＡＣＣ３９が選
択された場合にその演算によって生ずるフラグ類のレジ
スタである。

入出力制御部は、シリアルアウト端子５０、シリアルイ
ン端子５１．ポート５２、パラレルレジスタ５３、シリ
アルレジスタ５４、及びリード／ライト・コントロール
ゲート５５等で構成されている。

次に、第２図の命令実行タイミング例を第３図を参照し
つつ説明する。なお、第３図は、第２図の動作の一例を
示すタイムチャートである。

この命令実行タイミングは、次の（１）〜〈５〉のステ
ップに従って実行される。

（１）　　まず、クロック信号ＣＫＩ−ＣＫ４に同期し
て動作するステー１・Ｔ１〜Ｔ４からなるマシンサイク
ルＭｌの間、プログラムカウンタ１■の値ｎを保持する
。

（２）　クロック信号ＣＫ２により、ステートＴ２で、
命令ＲＯＭ１０より命令をフェッチ（取込み）、クロッ
ク信号ＣＫ３．ＣＫ４により、ステートＴ３．Ｔ４で、
命令ＲＯＭ１０内で命令デコード（命令解読）を行なう
。この間、命令ＲＯＭ１０尚の命令レジスタに、命令Ｒ
ＯＭデータを一時保持する。

（３）　クロック信号ＣＫＩにより、次のマシンサイク
ルＭ２のステートＴ１で、データＲＡＭ２０のリード／
ライト、データＲＯＭ２２のリード、レジスタ（アキュ
ムレータ３８．３９、レジスタ３３．３４＞のリード／
ライトを行なう。

（４）　　ＡＬＵ３５は、マシンサイクルＭ２のステー
トＴ１での前記レジスタの値の確定と同時にオペレーシ
ョン（演算〉をスタートし、その演算結果が、クロック
信号ＣＫ３によるステートＴ３でアキュムレータ３８．
３９にラッチされる（取込まれる）。

（５〉　乗算器３０は、ＡＬＵ３５と同時にマシンサイ
クルＭ２のステートＴ１から演算をスタートする。即ち
、Ｋ、Ｌレジスタ３１．３２からデータを入力し、その
入力データの乗算を行なって、その乗算結果を出力する
。次のマシンサイクルＭ３のステートＴ１で、Ｍ、Ｎレ
ジスタ３３．３４は乗算器３０からの出力データをラッ
チする。

〈発明が解決しようとする課題〉 しかしながら、上記構成のＤＳＰでは、次のような課題
があった。

前記文献１．２に記載されたいずれのＤＳＰも、４相ク
ロツクにより、ＡＬＵ、乗算器、データＲＡＭ、データ
ＲＯＭ、命令デコーダを含む命令ＲＯＭ等のシーケンス
制御部、及びシリアルアウト端子等の入出力制御回路を
、それぞれ制御している。

そのため、前記文献１のＤＳＰでは、外部より、マシン
サイクルタイムめ４倍の速度の外部クロック信号を供給
する必要がある。その上、ＤＳＰをより高速動作させる
ために、マシンサイクルにおける各クロック信号位相ご
との実行時間が更に短くなり、それによってクロック信
号位相ごとの時間単位で内部処理をより高速にする必要
があり、また、ＤＳＰに要求される処理能力に対して、
クロック信号位相数の多い分だけ外部クロック信号の速
度が高くなり、デバイスの動作可能周波数の上限に対す
る余裕が少なくなる問題があった。

一方、前記文献２のＤＳＰの場合には、外部から供給す
る外部クロック信号の速度が２倍でよいため、デバイス
の動作可能な上限速度によってそのＤＳＰの処理能力が
決められてしまうという問題が起きない。しかし、外部
クロック信号のデユーティ比を精度よく５０％に補正す
る機能が必要になり、この補正ばらつきを最小限に抑え
込むことが要求される。この要求は、処理速度が上がる
につれて要求精度を向上させなければならず、それによ
って設計が難しくなるという問題があった。

本発明は前記従来技術が持っていた課題として、演算処
理の高速化に伴ない、４分周による４相クロツク制御を
特徴とするＤＳＰに派生するそのＤＳＰデバイス性能に
対する速度限界、演算処理時間の不足、及び２分周によ
り４相クロツクを発生させるときの外部クロック信号の
デユーティ補正機能付加の困難性等の点について解決し
たＤＳＰを提供するものである。

（課題を解決するための手段〉 本発明は前記課題を解決するために、逐次サンプリング
によりディジタル化された音声データや、音声帯域信号
データ等をプログラムに従ってリアルタイムで高速演算
処理するＤＳＰにおいて、次の手段を講じたものである
。即ち、シーケンス制御部の命令デコード機能を一部、
演算部とメモリ部の各部に移すため、シーケンス制御部
御部の命令デコーダから送られてくる制御信号を一時保
持するレジスタとそのレジスタの内容の部分デコードを
行なうデコード回路とで構成される第１と第２のデコー
ダのうち、第１のデコーダを前記演算部に、第２のデコ
ーダを前記メモリ部にそれぞれ設け、それらの演算部及
びメモリ部にデコード処理を分担させる。また、クロッ
ク発生回路に、外部から供給される外部クロック信号を
３分周して３相クロック信号を発生する機能を持たせる
。そして、ＤＳＰの内部回路動作を３相クロツク制御に
よる構成にしたものである。

（作用） 本発明によれば、以上のようにＤＳＰを構成したので、
クロック発生回路に３分周機能を持たせることは、ＤＳ
Ｐの内部回路を４相から３相クロツク制御に変更するこ
とが可能となる。また演算部及びメモリ部に第１．第２
のデコーダを設けるることは、シーケンス制御部におけ
るデコード機能の一部をその第１．第２のデコーダに機
能分担させ、シーケンス制御部における命令デコード時
間の短縮化及び高速化を図る働きがある。これにより、
演算処理時間の不足を補い、速度限界の点に対する高速
化、更に外部クロック信号のデユーティ補正機能の省略
等が図れる。従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の実施例を示すＤＳＰの概略の機能ブロ
ック図であり、その基本的な機能ブロックが第４図に示
されている。

まず、第４図の基本的な機能ブロック図について説明す
る。

この第４図に示すＤＳＰｌｏｏは、３相の内部クロック
信号ＣＫ１〜ＣＫ３でＤＳＰ全体を時系列順序制御する
シーケンス制御部１１０と、データの演算処理を行なう
演算部１２０と、演算処理用のデータを格納するメモリ
部１３０と、データ、クロック信号及び制御信号等の入
出力を行なう入出力制御部１４０と、その入出力制御部
１４０を通して外部クロック信号を入力し、３相の内部
クロック信号ＣＫＩ〜ＣＫ３を発生じて各部に分配する
クロック発生回路１５０とを備え、それらの各部１１０
〜１４０が内部データバス１６０を介して相互に接続さ
れている。

シーケンス制御部１１０は、プログラム命令を格納した
命令ＲＯＭ１１２の読出しアドレス（番地）を更新、制
御しそのアドレスを指示するプログラムカウンタ（ＰＣ
＞１１１と、命令ＲＯＭ１１２のリード内容を一時保持
する命令レジスタ（ＩＲ）１１３と、命令レジスタ１１
３の出力を解読しその解読結果を演算部１２０、メモリ
部１３０、入出力制御部１４０及び内部のプログラムカ
ウンタ１１１に制御信号８１〜Ｓ４として送出するデコ
ード部１１４とを、備えている。

演算部１２０は、デコード回路１２１．制御信号用レジ
スタ（Ｃ３Ｒ）１２２及び演算回路１２３を有している
。レジスタ１２２はデコード部１１４からの制御信号Ｓ
２を一時保持する機能を有し、デコード回路１２１はそ
のレジスタ１２２の出力を部分解読する機能を有し、更
に演算回路１２３はデコード回路１２１の解読結果に従
って演算処理を行なう機能を有している。

メモリ部１３０は、デコード回路１３１．制御信号用レ
ジスタ（Ｃ８Ｒ）１３２及びメモリ回路１３３を有して
いる。レジスタ１３２はデコード部１１４からの制御信
号Ｓ１を一時保持する機能を有し、デコード回路１３１
はそのレジスタ１３２の出力を部分解読する機能を有し
ている。メモリ回路１３３は、デコード回路１３１の解
読結果に基づきアドレスの設定を行ない、リード／ライ
ト動作を行なう回路である。

入出力制御部１４０は、パラレル双方向端子１４０ａを
介して図示しない外部メモリから逐次、データの入力及
び内部処理データのその外部メモリへの書込み、パラレ
ル出力端子１４０ｂを介して外部メモリのアドレス設定
、入／出力個別信号端子群１４０ｃを介しての外部クロ
ック信号の入力、モード設定信号、割込み信号、リセッ
ト信号等の送受を行ない、更にデータを内部データバス
１６０を介して各部に送り、制御信号Ｓ５をデコード部
１１４へ送る機能を有している。

次に、第４図の具体的な回路構成を示す第１図のＤＳＰ
の構成を説明する。なお、第１図では、第４図中の要素
と共通の要素には共通の符号が付されている。

演算部１２０において、デコード回＆４１２Ｈｉ２つの
演算制御信号用のデコーダ１２１−１．１２１−２を有
し、制御信号用レジスタ１２２は２つの演算制御信号用
のレジスタ１２２−１，１２２−２を有している。演算
回路１２３は、乗算器２００とＡＬＵ２０７を有し、そ
の乗算器２００の入力側に入力レジスタ２０１．２０２
が接続され、更にその乗算器２００の出力側に出力レジ
スタ２０３が接続されている。出力レジスタ２０３は、
信号選択用のセレクタ２０４”及び入力レジスタ２０５
を介してＡＬＵ２０７の一方の入力側に接続され、その
ＡＬＵの他方の入力側に、入力レジスタ２０６が接続さ
れている。更にＡＬＵ２０７の出力１則には、アキュム
レータ（ＡＣＣ）２０８が接続されている。なお、デコ
ーダ１２１−１゜１２１−２及びレジスタ１２２−１，
１２２−２は、第１のデコーダを構成している。

メモリ部１３０において、デコード回路１３１はデータ
メモリ制御信号用デコーダ１３１−１及び続出し専用メ
モリ制御信号用デコーダ１３１２を有し、制御信号用レ
ジスタ１３２はデータメモリ制御信号用レジスタ１３２
−１及び続出し専用メモリ制御信号用レジスタ１３２−
２を有し、それらは第２のデコーダを構成している。メ
モリ回路１３３は、データＲＡＭ２１０、及び′読出し
専用のデータＲＯＭ２１２を有し、そのデータＲＡＭ２
１０には、続出しデータ出力用の出力バッファ２１１が
接続され、更にデータＲＯＭ２１２には、読出しデータ
を一時保持するための出力レジスタ２１３が接続されて
いる。

入出力制御部１４０は、データバス・コントローラ１４
１及び入出力レジスタ部１４２より構成されている。

第５図は、第１図の並列動作の一例を示すタイムチャー
トであり、この図を参照しつつ第１図及び第４図におけ
るＤＳＰ内の各部の動作を説明する。

（Ｉ＞　　シーケンス制御部１１０の動作シーケンス制
御部１１０において、プログラムカウンタ１１１は、第
３相の内部クロック信号ＣＫ３により、その立下がり時
にセットされる。その内容が第５図のマシンサイクルＭ
１の先頭で確定すると、命令ＲＯＭ１１２は、第１相の
内部クロック信号ＣＫＩの間、その命令ＲＯＭ１１２内
のＲＯＭセルのプリチャージを行ない、第２相の内部ク
ロック信号ＣＫ２から命令語の読出しを開始する。

命令ＲＯＭ１１２は、次のマシンサイクルＭ２のクロッ
ク信号ＣＫＩの立上がりで、命令レジスタ１１３に、続
出しデータをセットし、そのマシンサイクルＭ２の期間
中、プログラム命令データを保持させる。これと同時に
、デコード部１１４では、プログラム命令を解読し、モ
ード設定のための制御信号８１〜Ｓ３をメモリ部１３０
、演算部１２０及び入出力制御部１４０の各部に分配す
ると共に、制御信号Ｓ４を出力する。この制御信号Ｓ４
は、ジャンプ命令実行時、初期設定時等にプログラムカ
ウンタ１１１のスタート番地の指定制御信号として、そ
のプログラムカウンタ１１１にフィードバックされる。

これによりマシンサイクルＭ１とＭ２の間でシーケンス
制御部１１０は、命令語の読出しからデコードまでを実
行する。

次に、シーケンス制御部１１０からモード設定用の制御
信号Ｓ１．Ｓ２を受けたメモリ部１３０及び演算部１２
０の３相クロツク制御による内部動作を説明する。

（Ｉ［）　　メモリ部１３０の動作 メモリ部１３０において、データメモリ制御信号用のレ
ジスタ１３２−１は、内部クロック信号ＣＫＩの立上が
りで制御信号Ｓ１をセットする。

マシンサイクルＭ３の先頭からそのマシンサイクルＭ３
の間、制御信号Ｓ１は保持される。同時に、内部クロッ
ク信号ＣＫＩが“°Ｈパレベルの間に、データメモリ制
御信号用デコーダ１３１−１によりその制御信号Ｓ１が
解読され、アドレスポインタ即値データ、アドレスポイ
ンタ名−ド指定信号として、内部クロック信号ＣＫ２〜
ＣＫ３の間のデータＲＡＭ２１０の読出しまたは書込み
動作に使われる。

データＲＡＭ２１０の読出し動作は、マシンサイクルＭ
３の内部クロック信号ＣＫ２の立上がりから始まり、次
のマシンサイクルＭ４のプリチャージの始まる前まで実
行され、その読出しデータが出力バッファ２１１を介し
て内部データバス１６０に出力される。書込み動作は、
制御信号Ｓ１の解読が内部クロック信号ＣＫＩ内に行わ
れた後、内部クロック信号ＣＫ３の期間内に実行される
。

なお、書込み動作時の入力データは内部データバス１６
０より入力される。

一方、データＲＯＭ２１２の読出し動作は、次のように
して行われる。内部クロック信号ＣＫＩが゛°Ｈ′°レ
ベルの間に制御信号用デコーダ１３１−２による制御信
号Ｓ１のデコードが行われ、内部クロック信号ＣＫ２の
立上がりからデータＲＯＭ２１２に対する読出しが始ま
る。データＲＯＭ２１２の読出しデータは、内部クロッ
ク信号ＣＫ２の立下がりタイミングで、出力レジスタ２
１３にラッチされる。

（１）　　演算部１２０の動作 演算部１２０において、乗算器２００の乗数及び被乗数
データは、内部データバス１６０、ＲＯＭ出力レジスタ
２１３から入力レジスタ２０１゜２０２を介してその乗
算器２００に取込まれる。

乗算器２００の乗算出力は、出力レジスタ２０３を介し
てセレクタ２０４へ送られる。内部データバス１６０上
のデータは入力レジスタ２０６を介してＡＬＵ２０７の
一方の入力側に送られる。また、ＲＯＭ出力レジスタ２
１３の出力データまたは出力レジスタ２０３の出力のい
ずれか一方がセレクタ２０４で選択され、その選択され
たデータが入力レジスタ２０５を介してＡＬＵ２０７の
他方の入力側に送られる。ＡＬＵ２０７では２人力の加
減算を行ない、その結果をアキュムレータ２０８に順次
累算させる。

この演算部１２０の演算動作を更に詳細に説明する。

演算部１２０において、乗算器２００は、マシンサイク
ルＭ３の終りまでに確定した出力バッファ２１１及び出
力レジスタ２１３内の各データを次のマシンサイクルＭ
４の先頭で、内部クロック信号ＣＫＩによって入力レジ
スタ２０１，２０２に取込み、１サイクルで乗算を完了
する。乗算器２００は、乗算を完了すると、その乗算結
果を内部クロック信号ＣＫ３の立下がりで出力レジスタ
２０３にセットする。

ＡＬＵ２０７側では、内部データバス１６０上のデータ
を内部クロック信号ＣＫＩの立上がりのタイミングで、
入力レジスタ２０６に入力する。

乗算器２００の出力レジスタ２０３の出力と、ＲＯＭ出
力レジスタ２１３の出力とのいずれが一方がセレクタ２
０４で選択され、入力レジスタ２゜５、に入力される。

ＡＬＵ２０７では、２つの入力データ２０５と２０６に
同一タイミングでセットされたデータの２入力データを
用い、マシンサイクルＭ５の期間内に算術論理演算を実
行し、その演算結果をアキュムレータ２０８に累算する
。これにより、２マシンサイクルＭ４とＭ５の期間に乗
算と加算のパイプライン処理が実行される。

なお、シーケンス制御部１１０より演算部１２０へ送ら
れてくる複数の制御信号Ｓ２は、演算制御信号用のレジ
スタ１２２−１，１２２−２に、内部クロック信号ＣＫ
Ｉの立上がりタイミングでセットされ、直ちに演算制御
信号用のデコーダ１２１−１，１２１−２で解読され、
ＡＬＵ２０？、セレクタ２０４及び乗算器２００に供給
される。

これにより前記の演算動作が実行される。

（１ｖ）　　入出力制御部１４０の動作入出力制御部１
４０において、データバス・コントローラ１４１は、シ
ーケンス制御部１１０のデコード部■↓４から送られて
くる入出力用の制御信号Ｓ５により、内部クロック信号
ＣＫ２のタイミングで、内部データバス１６０のプリチ
ャージ動作を制御する。入出力レジスタ部１４２は、こ
のＤＳＰｌｏｏの外部に接続されて並列動作する図示し
ないＤＳＰマイクロプロセッサ及びローカルメモリ群等
との間をインタフ呈−スするためのものである。即ち、
この入出力レジスタ部１４２は、図示しない入出力デー
タ、アドレスデータ個別信号の一時保持レジスタ群、ロ
ーカルメモリ群、等との間で、データの読出し／書込み
に使用する双方向データ端子１４０ｂ、アドレス指定情
報を送り出すアドレスデータ端子１４０ａ、読出し／書
込みモード指定、メモリチップ選択情報、データイネー
ブル信号等の入力・出力信号個別端子１４０Ｃとして使
用される。従って、この人出カレジスタ部１４２を介し
て、ＤＳＰｌｏｏは外部との間でデータの授受を行なう
。

以上説明したように、本実施例では次のような利点を有
している。

（ａ）　　ＤＳＰｌｏｏの内部回路が３相クロツク制御
で動作する構成になっており、外部より与えられる外部
クロック信号はクロック発生回路■５０によって３分周
した内部クロック信号ＣＫＩ〜ＣＫ３に変換して用いら
れるため、このＤＳＰ　１００の速度限界は次式で決定
される。

イ旦し、　ｆ　ｃａａｘ　　　；　　Ｈ大のマシンサイ
クル周波数ｆＭＣに１．Ｘ　；　最大の外部クロック信
号周波数この式から明らかなように、従来の４相クロツ
ク制御と比較すると、本実施例の速度限界は約３０％（
＝　（４／３−１）Ｘ１００）向上する。

（ｂ）　　演算部１２０とメモリ部１３０に、レジスタ
１２２−１，１２２−２及びデコーダ１２１１１２↓−
２よりなる分散された第Ｉのデコーダと、レジスタ１３
２−１，１３２−２及びデコーダ１３１−１，１３１−
’２よりなる分散さ゛れた第２のデコーダを、それぞれ
付加したので、命令ＲＯＭ１１２へのアクセスと、命令
レジスタ（■３のセット及びデコードと、各部における
分散デコード及び実行との３段パイプライン動作となり
、演算処理時間の不足が低減され、高速処理が可能とな
る。

（Ｃ）　　制御信号８１〜Ｓ５のデコード処理過程が、
シーケンス制御部１１０内のデコード部１１４と演算部
１２０及びメモリ部１３０内のデコーダ１２１−Ｌ　１
２１−２，１３１−１，１３１−２とに物理的に分割さ
れるため、制御信号線の配線数を少なくでき、それによ
ってＤＳＰの小型化が図れる。

なお、本発明は図示の実施例に限定されず、例えばシー
ケンス制御部１１０、演算部）２０、メモリ部１３０、
入出力制御部１４０内に他の回路を付加したり、あるい
はメモリ部１３０を他の半導体メモリで構成したり、演
算部１２０内に除算器等の他の演算回路を付加する等、
種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１のデ
コーダを演算部に、第２のデコーダをメモリ部にそれぞ
れ設けたので、その第１と第２のデコーダにより、シー
ケンス制御部内のデコード機能の一部を機能分担させる
ことが可能となり、シーゲンスＭｉ制御部内において命
令デコード時間を短縮し、その高速化が図れる。更に、
内部回路が３相クロツク制御で動作する構成であり、外
部より供給される外部クロック信号は、クロック発生回
路によって３分周した３相クロック信号に変換して用い
られるため、ＤＳＰの限界速度が向上する。

【図面の簡単な説明】

第１図は本発明の実施例を示すＤＳＰの機能ブロック図
、第２図は従来のＤＳＰの機能ブロック図、第３図は第
２図のタイムチャート、第４図は本発明のＤＳＰの基本
的機能ブロック図、第５図は第１図のタイムチャートで
ある。 １００・・・・・・ＤＳＰ、１１０・・・・・・シーケ
ンス制御部、１１１・・・・・・プログラムカウンタ、
１１２・・・・・・命令ＲＯＭ、１１３・・・・・・命
令レジスタ、１１４・・・・・・デコード部、１２０・
・・・・・演算部、１２１・・・・・・デコード回路、
１２１−１．１２１−２・・・・・・デコーダ、１２２
．１２２−１，１２２−２・・・・・・レジスタ、１３
０・・・・・・メモリ部、１３１・・・・・・デコード
回路、１３１−１．１３１−２・・・・・・デコーダ、
１３２．１３２−１．１３２−２・・・・・・レジスタ
、１３３・・・・・・メモリ回路、１４０・・・・・・
入出力制御部、１５０・・・・・・クロック発生回路、
２１０・・・・・・データＲＡＭ、２１２・・・・・・
データＲＯＭ、ＣＫＩ〜ＣＫ３・・・・・・内部クロッ
ク信号、Ｓ１〜Ｓ５・・・・・・制御信号。

Claims (1)

1. 【特許請求の範囲】 データを算術論理演算及び乗算処理する演算部と、 演算処理用のデータを格納するメモリ部と、命令データ
   を格納する命令メモリ、該命令メモリのアドレスを指定
   するプログラムカウンタ、該命令データを一時保持する
   命令レジスタ及び該命令データを解読する命令デコーダ
   を有するシーケンス制御部と、 データ、クロック信号及び制御信号の入出力を行なう入
   出力制御部と、 前記クロック信号を前記入出力制御部より入力し、前記
   演算部、メモリ部、シーケンス制御部及び入出力制御部
   を動作させる内部クロック信号を発生するクロック発生
   回路とを備え、 前記内部クロック信号に従い、前記プログラムカウンタ
   の示すアドレスの命令を前記命令メモリより読出して前
   記命令デコーダで解読し、その解読結果に基づき、前記
   演算部、メモリ部及び入出力制御部を制御して前記命令
   を実行するディジタル信号処理プロセッサにおいて、 前記シーケンス制御部より制御信号を受けてそれを保持
   するレジスタと、その制御信号を解読するデコード回路
   とで構成される第１と第２のデコーダを、前記演算部と
   前記メモリ部にそれぞれ設け、 前記クロック発生回路に、３相クロック信号を発生させ
   る機能を持たせ、 前記演算部、メモリ部、シーケンス制御部及び入出力制
   御部の処理を前記３相クロック信号で時系列順序制御す
   る構成にした、 ことを特徴とするディジタル信号処理プロセッサ。