JP4604354B2 - 情報入出力装置 - Google Patents
情報入出力装置 Download PDFInfo
- Publication number
- JP4604354B2 JP4604354B2 JP2001009348A JP2001009348A JP4604354B2 JP 4604354 B2 JP4604354 B2 JP 4604354B2 JP 2001009348 A JP2001009348 A JP 2001009348A JP 2001009348 A JP2001009348 A JP 2001009348A JP 4604354 B2 JP4604354 B2 JP 4604354B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- packet
- block
- additional information
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、外部インターフェースと情報処理装置との間のパケットの入出力を行う情報入出力装置に関するものである。
【０００２】
【従来の技術】
従来、外部インターフェースとしてのＩＥＥＥ１３９４規格のインターフェース（以下、１３９４インターフェースという。）から所定の信号処理を行う情報処理システム（以下、システムという。）へのパケットの入出力が行われていた。
【０００３】
このような場合を考慮して、システムと外部インターフェースとの間にＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ｍｅｍｏｒｙ）を用いてタイミングを制御するのが一般的であった。
【０００４】
ここで、１３９４インターフェース側のＦＩＦＯを有する前段のブロックの１３９４ＩＣ（集積回路）の現在の状態や、前段のブロックの１３９４ＩＣの認識している１３９４インターフェース上の状態などを、後段のブロックであるマイクロコンピュータやＩＣが１３９４インターフェース側のＦＩＦＯからパケットを読み出すと同様に通信により読み出すことも可能である。
【０００５】
【発明が解決しようとする課題】
しかし、上述した従来のパケットの入出力の制御では、パケットが１３９４インターフェース側のＦＩＦＯに到着した時間と、後段のブロックであるマイクロコンピュータまたはＩＣが１３９４インターフェース側のＦＩＦＯと通信を行ってパケットを読み出したり、ＦＩＦＯを有する前段の１３９４ＩＣが知っている情報を読み出す時間とには、時間的なずれが生じるという不都合があった。
【０００６】
このように、パケットが到着する時間軸と、パケットや１３９４ＩＣの認識している状態を読み出す時間が異なるため、パケットを受け取った時点の１３９４ＩＣの状態や、パケットを受け取った時点の１３９４ＩＣが認識している１３９４インターフェースのバス上の状態などを、後段のブロックであるマイクロコンピュータまたはＩＣがパケット毎に認識することは難しかったという不都合があった。
【０００７】
そこで、本発明は、かかる点に鑑みてなされたものであり、前段のブロックが知っていて、後段のブロックが知らない情報を、パケットに付加して伝達することにより、後段のブロックに情報を伝達すると共に、転送効率を向上させる情報入出力装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本発明の情報入力装置は、受信したパケットを出力する出力部と、該出力部と接続された入力部と、を有する情報入出力装置において、適用される。
【０００９】
特に、本発明の情報入出力装置は、出力部は、入力部から出力される制御情報に基づいてパケットに関する情報である付加情報を生成して、該付加情報をパケットに付加して入力部に出力する制御手段を備え、入力部は、制御手段が生成する付加情報の種類を指定するための制御情報を生成し、該制御情報を制御手段に出力する設定制御部と、制御手段から入力される付加情報が付加されたパケットに対して信号処理をする信号処理手段と、を備えるものである。
【００１０】
従って本発明によれば以下の作用をする。
出力部から入力部へ付加情報を伝達する場合の作用を説明する。
【００１１】
まず、入力部の設定制御部は、どのような付加情報をパケットに付加して欲しいかを設定するための制御情報を、出力部の制御手段に供給することにより、制御手段が生成する付加情報の設定を制御する。
【００１４】
出力装置の制御手段は、制御情報に応じた付加情報を生成し、この付加情報をパケットに付加して、入力部の信号処理手段に伝達する。
【００１５】
入力部の信号処理手段は、パケットと共に伝達される付加情報に基づいて、動作が制御される。
【００１６】
これにより、上述した付加情報を用いて、出力部が受信したすべてのパケットがどのタイミング（時間）で到来したのかを入力部が認識し、上述した付加情報を用いて、入力部はパケットの到来するタイミングを解析したり、パケットの到来するタイミングに応じたより緻密なシステム側の制御などを行うことができるようになる。
【００１７】
【発明の実施の形態】
本実施の形態の情報入出力装置は、前段のブロックから後段のブロックに通信によりパケットを伝達する際に、前段のブロックが知っていて、後段のブロックが知らない情報を、パケットに付加して伝達することにより、後段のブロックに情報を伝達するものである。
【００１８】
なお、パケットを処理する後段のブロックは、後述するようにパケットの種類に応じて、図１に示すようにマイクロコンピュータで処理しても、後述する図４および図５で示すようにＩＣで処理しても良い。図１では、マイクロコンピュータが処理する場合を例にとって説明している。図４および図５で説明するように、後段のブロックがＩＣ内部または外部のＩＣの場合は、図１のマイクロコンピュータが行っている動作は、後段のブロックのＩＣの外部に設けられたマイクロコンピュータが行うことになる。
【００１９】
以下に、本実施の形態の情報入出力装置について説明する。
図１は、本実施の形態の情報入出力装置が適用されるシステムの構成を示す図である。図１に示すシステムは、図中右方向の矢印は情報伝達方向を示していて、１３９４インターフェース側から入力されたパケットをマイクロコンピュータに伝達して信号処理を施してさらにシステム側に伝達する場合を示している。逆に、図中図示しない左方向はシステム側から伝達されたパケットをマイクロコンピュータで信号処理を施して１３９４インターフェース側に伝達する場合を示している。ここでは、まず前者の情報伝達方向の場合について説明する。
【００２０】
図１において、１３９４インターフェースバス１上から、前段のブロックである１３９４ＩＣ２がパケットを受信し、さらに後段のブロックであるマイクロコンピュータ（マイコン）３がパケットを信号処理する場合について説明する。なお、本実施の形態は、１３９４インターフェースバス１上からのパケットの受信に限らず、時間軸の異なるブロック間でのパケットの受け渡しを行う場合すべてに適用可能である。
【００２１】
まず、図１に示す本実施の形態の情報入出力装置の構成について説明する。
情報入出力装置は、外部インターフェースとしてのＩＥＥＥ１３９４規格の１３９４インターフェースバス１と、前段のブロックとしてパケットの送受信におけるフィジカルレイヤおよびリンクレイヤの処理などを行う１３９４ＩＣ２と、後段のブロックとしてパケットに対して信号処理を行うマイクロコンピュータ３と、前段のブロック２と後段のブロック３とを接続してデータの伝達を可能にするデータバス４と、後段のブロック３からのシステム側へのデータの伝達を可能にするデータバス５とを有して構成される。
【００２２】
また、後段のブロック３から前段のブロック２へ後述する付加情報に関する動作を制御するための制御信号Ｃを供給可能に構成されている。
【００２３】
ここで、後段のブロック３は、制御信号Ｃを介して前段のブロック２に対して付加情報の設定を制御する設定制御部１０と、前段のブロック２からデータバス４を介して伝達される付加情報に基づいて後段のブロック３の動作を制御する動作制御部１１とを有して構成される。
【００２４】
また、前段のブロック２は、制御信号Ｃを介して前段のブロック２から付加情報の動作設定をする動作設定部６と、制御信号Ｃを介して前段のブロック２から付加情報の検出をする情報検出部７と、制御信号Ｃを介して前段のブロック２から付加情報をパケットに付加すると共に、制御信号Ｃを介して前段のブロック２から付加情報をパケットと共に後段のブロック３に伝達する情報付加部８とを有して構成される。
【００２５】
ここで、１３９４インターフェースバス１を介して、前段のブロック２に供給されるパケットは、１３９４インターフェースバス上を流れているパケット１２およびパケットフッター１３である。前段のブロック２の情報付加部８は、受信したパケット本体１４のフッター１５の後に１３９４ＩＣの付加情報１６を付加するように構成される。ここで、パケット本体１４にフッター１５を付けると同時に、フッター１５の後に付加情報１６を付けて１３９４ＩＣのＦＩＦＯに入れるので、パケットと同時に付加情報は伝達されるように構成される。
【００２６】
このように構成された本実施の形態の情報入出力装置は、以下のような動作をする。
図２は、付加情報に関する動作を示すフローチャートである。
図２において、ステップＳ１で、設定制御を行う。具体的には、後段のブロック３から前段のブロック２へ付加情報に関する動作を制御するための制御信号Ｃを供給することにより、後段のブロック３の設定制御部１０は、制御信号Ｃを介して前段のブロック２に対して付加情報の設定を制御する。
【００２７】
ステップＳ２で、動作設定を行う。具体的には、前段のブロック２の動作設定部６は、制御信号Ｃを介して後段のブロック３から付加情報の動作設定をする。
【００２８】
図３は、設定モードに応じた情報を示す図である。ここでは、３ビットの設定モードを示すが、これに限らず４ビット以上またはこれ以外の設定方法でも設定可能である。
図３は制御信号Ｃが３ビットの場合の設定モードを示している。図３において、設定モード２１に対する検出情報２８の内容を例示している。設定モード２１が２２で示すように「０００」のとき、検出情報２８は２９で示すように「情報を付加しない」を示している。設定モード２１が２３で示すように「００１」のとき、検出情報２８は３０で示すように「パケットスピード」を示している。「パケットスピード」は、１００Ｍｂｐｓ，２００Ｍｂｐｓ，４００Ｍｂｐｓなどそのパケットがどのスピードで来たかという情報を付加する。設定モード２１が２４で示すように「０１０」のとき、検出情報２８は３１で示すように「パケット到着時刻」を示している。設定モード２１が２５で示すように「１００」のとき、検出情報２８は３２で示すように「パケット到着時点のバスナンバー」を示している。設定モード２１が２６で示すように「１１１」のとき、検出情報２８は３３で示すように「上記情報のすべてを付加する」を示している。
【００２９】
また、動作設定を行う制御信号Ｃによる設定モードのビットは、前段のブロック２である１３９４ＩＣのハードウエア上で動作設定ポートに入力する制御信号ＣをハイレベルＨまたはローレベルＬにすることにより選択するようにしても良いし、制御信号Ｃにより前段のブロック２である１３９４ＩＣの動作設定レジスタに対して上述した設定モードのビットに対応するデータを書き込むようにして選択するようにしても良い。
【００３０】
なお、上述した情報に限らず、前段のブロック２が認識していて、パケットに含まれていないすべての情報は、後段のブロックに伝達することができる情報である。
【００３１】
ステップＳ３で、情報検出を行う。ここで言う情報とは、１３９４インターフェースバス１上から前段のブロック２である１３９４ＩＣがパケットを受信した瞬間に、前段のブロック２である１３９４ＩＣが認識していて、後段のブロック３であるマイクロコンピュータ３が認識していない情報すべてである。
【００３２】
ステップＳ４で、情報付加を行う。具体的には、前段のブロック２の情報付加部８は、制御信号Ｃを介して前段のブロック２において指定された付加情報をパケットに付加する。図１に示すように、１３９４インターフェースバス１を介して、前段のブロック２に供給されるパケットは、１３９４インターフェースバス上を流れているパケット１２およびパケットフッター１３である。前段のブロック２の情報付加部８は、受信したパケット本体１４のフッター１５の後に１３９４ＩＣの付加情報１６を付加する。ここで、パケット本体１４にフッター１５を付けると同時に、フッター１５の後に付加情報１６を付けて１３９４ＩＣのＦＩＦＯに入れるので、パケットと同時に付加情報は伝達される。
【００３３】
上述した付加情報の伝達では、受信したパケット本体１４に続くフッター１５の後に１３９４ＩＣの付加情報１６を付加して、前段のブロック２の付加情報伝達部９が後段のブロック３に伝達する例を示したが、フッターの後に限らず、付加情報を付加する前段のブロック２の付加情報伝達部９と後段のブロック３とで互いに認識されていて、同意がとれている場合であって、互いに受信したパケット本体１４と１３９４ＩＣの付加情報１６とを区別することができれば、例えば受信したパケット本体１４とフッター１５の間に付加するなど、１３９４ＩＣの付加情報１６をどのような態様で付加して伝達しても良い。
【００３４】
また、１３９４ＩＣの付加情報１６の量が多すぎると、同一時間内に前段のブロック２の付加情報伝達部９が後段のブロック３に伝達することができる受信したパケット本体１４の大きさが小さくなってしまうので、１３９４ＩＣの付加情報１６の量が多い場合には、設定モードに基づいて後段のブロック３が得たい情報を選択することができるようになされている。
【００３５】
ステップＳ５で、動作制御を行う。具体的には、後段のブロック３の動作制御部１１は、前段のブロック２からデータバス４を介して伝達される付加情報に基づいて後段のブロック３の動作を制御する。上述した図３において、設定モード２１を２４で示すように「０１０」に選択して、検出情報２８を３１で示すように「パケット到着時刻」に設定したとき、前段のブロック２である１３９４ＩＣ上の２４．５７６ＭＨｚのカウンターの精度によりパケットの受信時刻を後段のブロック３におけるパケット処理に用いることができる。
【００３６】
これにより、上述した付加情報を用いて、前段のブロック２である１３９４ＩＣが受信したすべてのパケットがどのタイミング（時間）で到来したのかを後段のブロック３が認識することができるようになった。従って、上述した付加情報を用いて、後段のブロック３はパケットの到来するタイミングを解析したり、パケットの到来するタイミングに応じたより緻密なシステム側の制御を行うことが可能となった。
【００３７】
なお、上述した設定モードによる付加情報の動作制御では、前段のブロック２である１３９４ＩＣの時計情報に着目する例を示したが、これに限らず、パケットに含まれない情報で、前段のブロック２である１３９４ＩＣが認識している情報は、上述したモード設定により、すべて後段のブロック３にパケットと同時に伝達することができる。
【００３８】
なお、後段のブロック３に伝達された付加情報は、後段のブロック３で受信したパケット本体１４を処理する際に利用した後に、取り除くようにしても良いし、さらに、データバス５介してシステム側のさらに後段のブロックに伝達するようにしても良い。
【００３９】
上述した本実施の形態によれば、以前は後段のブロックが認識することができなかった、パケットが到着したまさにその時点での前段のブロック２である１３９４ＩＣの状態や、パケットが到着したまさにその時点での前段のブロック２である１３９４ＩＣが認識している１３９４インターフェースバス１上の状態などを後段のブロック３が認識することができるようになった。
【００４０】
これにより、後段のブロック３でパケットを受信したタイミングを解析したり、パケットを受信した時点の１３９４インターフェースバス１上の状態などのさまざまな情報を用いて、より緻密なシステムの制御を行うことができる。
【００４１】
このように、本実施の形態によれば、前段のブロックから後段のブロックに通信によりパケットを伝達する際に、前段のブロックのみが知っていて、後段のブロックが知らない情報を、パケットに付加して伝達するようにしたので、これにより、後段のブロックが知り得なかった、パケットが到着したまさにその時点の前段のブロックのみが知っている情報を、後段のブロックが知ることが可能になった。
【００４２】
またこれに限らず、後者の情報伝達方向のように、システム側から伝達されたパケットをマイクロコンピュータで信号処理を施して１３９４インターフェース側に伝達する場合に適用しても良い。
【００４３】
この後者の情報伝達方向の場合には、後段のブロック３はデータバス５を介してシステム側から供給されるパケットに付加情報を付加し、付加情報が付加されたパケットを前段のブロック２に伝達する。
【００４４】
そして、前段のブロック２は、付加情報による動作の制御をした後に、伝達された付加情報を削除してパケットのみを１３９４インターフェースバス１へ情報伝送することができる。また、これに限らず、後段のブロック３はシステム側から供給されるパケットに付加情報を付加して前段のブロック２に伝達し、前段のブロック２は付加情報により伝送に関する制御をして、付加情報を削除するようにしてもよい。
【００４５】
なお、この場合、付加情報は、後段のブロック３が知っていて、前段のブロック２が知らない情報である。
【００４６】
次に、図４に示すように、ＩＣ内の後段のブロックがパケットを処理する場合について説明する。図４はＩＣ内の後段のブロックがパケットを処理する場合の情報入出力装置の構成を示すブロック図である。
【００４７】
まず、図４に示す本実施の形態の情報入出力装置の構成について説明する。
情報入出力装置は、外部インターフェースとしてのＩＥＥＥ１３９４規格の１３９４インターフェースバス４１と、パケット４２の送受信におけるフィジカルレイヤおよびリンクレイヤの処理などを行う１３９４ＩＣ４３と、制御信号Ｃ１、Ｃ２、Ｃ３により１３９４ＩＣ４３の制御を行うマイクロコンピュータ（マイコン）５５とを有して構成される。また、マイクロコンピュータ（マイコン）５５を、１３９４ＩＣ４３に内蔵するようにしてもよい。
【００４８】
１３９４ＩＣ４３は、前段のブロックとしてＩＣの設定を行うレジスタ４４と、前段のブロックとして付加情報が付加されたパケットを一時的に保持するＦＩＦＯ４９と、後段のブロックとして付加情報によりパケットに対して信号処理を行うパケット処理部５３と、前段のブロックと後段のブロックとを接続してデータの伝達を可能にするデータバス５２と、後段のブロックからのシステム側へのデータの伝達を可能にするデータバス５４とを有して構成される。
【００４９】
前段のブロックとしてのレジスタ４４は、ＩＣの知っている情報を格納する情報格納部４５と、動作設定部４６と、情報検出部４７と、情報付加部４８とを有して構成される。
【００５０】
ここで、マイクロコンピュータ（マイコン）５５は、制御信号Ｃ１、Ｃ２を介して前段のブロックとしてのＦＩＦＯ４９に対して付加情報の設定を制御する設定制御部と、前段のブロックとしてのＦＩＦＯ４９からデータバス５２を介して伝達される付加情報に基づいて後段のブロックとしてのパケット処理部５３の動作を制御する動作制御部とを有して構成される。
【００５１】
このように構成された本実施の形態の情報入出力装置は、以下のような動作をする。
図２において、ステップＳ１で、設定制御を行う。具体的には、マイクロコンピュータ（マイコン）５５から前段のブロックとしてのレジスタ４４へ付加情報に関する動作を制御するための制御信号Ｃ１を供給することにより、マイクロコンピュータ（マイコン）５５は、制御信号Ｃ１を介してレジスタ４４に対して付加情報の設定を制御する。
【００５２】
ステップＳ２で、動作設定を行う。具体的には、前段のブロックとしてのレジスタ４４の動作設定部４６は、制御信号Ｃ１を介してマイクロコンピュータ（マイコン）５５から付加情報の動作設定をする。
【００５３】
ここで、動作設定を行う制御信号Ｃ１による設定モードのビットは、前段のブロックである１３９４ＩＣ４３のＦＩＦＯ４９に対するハードウエア上で動作設定ポートに入力する制御信号Ｃ１をハイレベルＨまたはローレベルＬにすることにより選択するようにしても良いし、制御信号Ｃ１により前段のブロックである１３９４ＩＣ４３のＦＩＦＯ４９に対する動作設定レジスタ４４に上述した設定モードのビットに対応するデータを書き込むようにして選択するようにしても良い。
【００５４】
なお、上述した情報に限らず、前段のブロックが認識していて、パケットに含まれていないすべての情報は、後段のブロックに伝達することができる。
【００５５】
ステップＳ３で、情報検出を行う。具体的には、前段のブロックとしてのレジスタ４４の情報検出部４７は、制御信号Ｃ１を介して、検出しているすべての付加する情報のうち、どの情報を出力する制御をするかを検出する。この付加情報は、１３９４インターフェースバス４１上から前段のブロック２である１３９４ＩＣ４３のＦＩＦＯ４９がパケットを受信した瞬間に、前段のブロックであるＦＩＦＯ４９を有する１３９４ＩＣ４３が認識していて、後段のブロックであるパケット処理部５３が認識していない情報すべてである。
【００５６】
ステップＳ４で、情報付加を行う。具体的には、前段のブロックのレジスタ４４の情報付加部４８は、制御信号Ｃ１を介して指定された付加情報をパケットに付加する。図４に示すように、１３９４インターフェースバス４１を介して、前段のブロックであるＦＩＦＯ４９に供給されるパケット４２、５０は、１３９４インターフェースバス上を流れているパケット４２，５０である。前段のブロックのレジスタ４４の情報付加部４８は、受信したパケット本体（Ｐ１，Ｐ２，Ｐ３）５０の後に１３９４ＩＣ４３の付加情報（Ａ１，Ａ２，Ａ３）５１を付加する。ここで、パケット５０の後に付加情報５１を付けて１３９４ＩＣ４３のＦＩＦＯ４９に入れるので、パケット５０と同時に付加情報５１は後段のブロックであるパケット処理部５３に伝達される。
【００５７】
ステップＳ５で、動作制御を行う。具体的には、マイクロコンピュータ（マイコン）５５の動作制御部は、制御信号Ｃ２，Ｃ３を介して前段のブロックのＦＩＦＯ４９からデータバス５２を介して伝達される付加情報５１に基づいて後段のブロックのパケット処理部５３の動作を制御する。
【００５８】
これにより、上述した付加情報を用いて、前段のブロックである１３９４ＩＣ４３のＦＩＦＯ４９が受信したすべてのパケットがどのタイミング（時間）で到来したのかを後段のブロックのパケット処理部５３が認識することができるようになった。従って、上述した付加情報を用いて、後段のブロックのパケット処理部５３はパケットの到来するタイミングを解析したり、パケットの到来するタイミングに応じたより緻密なシステム側の制御を行うことが可能となった。
【００５９】
また、特定のパケットをＦＩＦＯ４９からマイコン５５が取り出し、パケット処理することもできる。その際にも付加情報は利用可能である。
【００６０】
次に、図５に示すように、ＩＣ外の後段のブロックがパケットを処理する場合について説明する。図５はＩＣ外の後段のブロックがパケットを処理する場合の情報入出力装置の構成を示すブロック図である。
【００６１】
まず、図５に示す本実施の形態の情報入出力装置の構成について説明する。
情報入出力装置は、外部インターフェースとしてのＩＥＥＥ１３９４規格の１３９４インターフェースバス６１と、パケット６２の送受信におけるフィジカルレイヤおよびリンクレイヤの処理などを行う１３９４ＩＣ６３と、後段のブロックとして付加情報によりパケットに対して信号処理を行うパケット処理部７３と、制御信号Ｃ１１、Ｃ１２、Ｃ１３により１３９４ＩＣ６３およびパケット処理部７３の制御を行うマイクロコンピュータ（マイコン）７５とを有して構成される。
【００６２】
１３９４ＩＣ６３は、前段のブロックとしてＩＣの設定を行うレジスタ６４と、前段のブロックとして付加情報が付加されたパケットを一時的に保持するＦＩＦＯ６９と、前段のブロックと後段のブロックとを接続してデータの伝達を可能にするデータバス７２とを有して構成される。後段のブロックのパケット処理部７３は、後段のブロックからのシステム側へのデータの伝達を可能にするデータバス７４を有して構成される。
【００６３】
前段のブロックとしてのレジスタ６４は、ＩＣの知っている情報を格納する情報格納部６５と、動作設定部６６と、情報検出部６７と、情報付加部６８とを有して構成される。
【００６４】
ここで、マイクロコンピュータ（マイコン）７５は、制御信号Ｃ１１、Ｃ１２を介して前段のブロックとしてのＦＩＦＯ６９に対して付加情報の設定を制御する設定制御部と、制御信号Ｃ１３を介して前段のブロックとしてのＦＩＦＯ６９からデータバス７２を介して伝達される付加情報に基づいて後段のブロックとしてのパケット処理部７３の動作を制御する動作制御部とを有して構成される。
【００６５】
このように構成された本実施の形態の情報入出力装置は、以下のような動作をする。
図２において、ステップＳ１で、設定制御を行う。具体的には、マイクロコンピュータ（マイコン）７５から前段のブロックとしてのレジスタ６４へ付加情報に関する動作を制御するための制御信号Ｃ１１を供給することにより、マイクロコンピュータ（マイコン）７５は、制御信号Ｃ１１を介してレジスタ６４に対して付加情報の設定を制御する。
【００６６】
ステップＳ２で、動作設定を行う。具体的には、前段のブロックとしてのレジスタ６４の動作設定部６６は、制御信号Ｃ１１を介してマイクロコンピュータ（マイコン）７５から付加情報の動作設定をする。
【００６７】
ここで、動作設定を行う制御信号Ｃ１１による設定モードのビットは、前段のブロックである１３９４ＩＣ６３のＦＩＦＯ６９に対するハードウエア上で動作設定ポートに入力する制御信号Ｃ１１をハイレベルＨまたはローレベルＬにすることにより選択するようにしても良いし、制御信号Ｃ１１により前段のブロックである１３９４ＩＣ６３のＦＩＦＯ６９に対する動作設定レジスタ６４に上述した設定モードのビットに対応するデータを書き込むようにして選択するようにしても良い。
【００６８】
なお、上述した情報に限らず、前段のブロックが認識していて、パケットに含まれていないすべての情報は、後段のブロックに伝達することができる。
【００６９】
ステップＳ３で、情報検出を行う。具体的には、前段のブロックとしてのレジスタ６４の情報検出部６７は、制御信号Ｃ１１を介して、検出しているすべての付加する情報のうち、どの情報を出力する制御をするかを検出する。この付加情報は、１３９４インターフェースバス６１上から前段のブロックである１３９４ＩＣ６３のＦＩＦＯ６９がパケットを受信した瞬間に、前段のブロックであるＦＩＦＯ６９を有する１３９４ＩＣ６３が認識していて、後段のブロックであるパケット処理部７３が認識していない情報すべてである。
【００７０】
ステップＳ４で、情報付加を行う。具体的には、前段のブロックのレジスタ６４の情報付加部６８は、制御信号Ｃ１１を介して指定された付加情報をパケットに付加する。図５に示すように、１３９４インターフェースバス６１を介して、前段のブロックであるＦＩＦＯ６９に供給されるパケット６２、７０は、１３９４インターフェースバス上を流れているパケット６２、７０である。前段のブロックのレジスタ６４の情報付加部６８は、受信したパケット本体（Ｐ１１，Ｐ１２，Ｐ１３）７０の後に１３９４ＩＣ６３の付加情報（Ａ１１，Ａ１２，Ａ１３）７１を付加する。ここで、パケット７０の後に付加情報７１を付けて１３９４ＩＣ６３のＦＩＦＯ６９に入れるので、パケット７０と同時に付加情報７１はＩＣ７３のパケット処理部に伝達される。
【００７１】
ステップＳ５で、動作制御を行う。具体的には、マイクロコンピュータ（マイコン）７５の動作制御部は、制御信号Ｃ１２，Ｃ１３を介して、前段のブロックのＦＩＦＯ６９からデータバス７２を介して伝達される付加情報７１に基づいて後段のブロックのパケット処理部７３の動作を制御する。
【００７２】
これにより、上述した付加情報を用いて、前段のブロックである１３９４ＩＣ６３のＦＩＦＯ６９が受信したすべてのパケットがどのタイミング（時間）で到来したのかを後段のブロックのパケット処理部７３が認識することができるようになった。従って、上述した付加情報を用いて、後段のブロックのパケット処理部７３はパケットの到来するタイミングを解析したり、パケットの到来するタイミングに応じたより緻密なシステム側の制御を行うことが可能となった。
【００７３】
また、特定のパケットをＦＩＦＯ６９からマイコン７５が取り出し、パケット処理することもできる。その際にも付加情報は利用可能である。
【００７４】
また、上述した図１に示すマイコンがパケットを処理する場合、図４に示したＩＣ内の後段のブロックがパケットを処理する場合、図５に示したＩＣ外の後段のブロックがパケットを処理する場合における前段のブロックにおける１３９４ＩＣ内のＦＩＦＯの構成は、複数に構成するようにしても良い。図６は、前段のブロックのＦＩＦＯの他の構成を示す図である。
【００７５】
具体的には、図１において前段のブロック２の１３９４ＩＣ内のＦＩＦＯを図６に示すＦＩＦＯ（１）およびＦＩＦＯ（２）のように２段に構成し、図４において前段のブロックの１３９４ＩＣ４３内のＦＩＦＯ４９を図６に示すＦＩＦＯ（１）およびＦＩＦＯ（２）のように２段に構成し、図５において前段のブロックの１３９４ＩＣ６３内のＦＩＦＯ６９を図６に示すＦＩＦＯ（１）およびＦＩＦＯ（２）のように２段に構成することにより、前段のブロックの付加情報の処理と後段のブロックのパケット処理との間に時間ずれがある場合にもそれぞれ独立した処理を行うことができる。
【００７６】
【発明の効果】
本発明によれば、以前は後段のブロック（入力部）の信号処理手段が認識することができなかった、パケットが到着したまさにその時点での前段のブロック（出力部）の制御手段の状態や、パケットが到着したまさにその時点での前段のブロックの制御手段が認識しているインターフェースバス上の状態などを後段のブロックの信号処理手段が認識することができ、これにより、後段のブロックの信号処理手段でパケットを受信したタイミングを解析したり、パケットを受信した時点のインターフェースバス上の状態などのさまざまな情報を用いて、より緻密なシステムの制御を行うことができるという効果を奏する。
【００８２】
さらに、後段のブロック（入力部）の設定制御部は、制御情報を介して前段のブロック（出力部）の制御手段に対して付加情報の設定を制御することができるという効果を奏する。
【図面の簡単な説明】
【図１】本実施の形態のマイコンがパケットを処理する場合の情報入出力装置の適用されるシステムの構成を示すブロックおよびバス上を流れているパケットのイメージ図である。
【図２】付加情報に関する動作を示すフローチャートである。
【図３】設定モードに応じた情報を示す図である。
【図４】ＩＣ内の後段のブロックがパケットを処理する場合の情報入出力装置の適用されるシステムの構成を示すブロック図である。
【図５】ＩＣ外の後段のブロックがパケットを処理する場合の情報入出力装置の適用されるシステムの構成を示すブロック図である。
【図６】前段のブロックのＦＩＦＯの他の構成を示す図である。
【符号の説明】
１……１３９４インターフェースバス、２……前段のブロック、３……後段のブロック、４……データバス、５……データバス、６……動作設定部、７……情報検出部、８……情報付加部、１０……設定制御部、１１……動作制御部、１２……１３９４インターフェースバス上を流れているパケット、１３……パケットフッター、１４……受信したパケット本体、１５……パケットフッター、１６……１３９４ＩＣの付加情報、２１〜２７……設定モード、２８〜３４……検出情報、４１……１３９４インターフェースバス、４２……パケット、４３……１３９４ＩＣ、４４……レジスタ、４５……ＩＣの知っている情報格納部、４６……動作設定部、４７……情報検出部、４８……情報付加部、４９……ＦＩＦＯ、５０……パケット、５１……付加情報、５２……データバス、５３……パケット処理部、５４……データバス、５５……マイコン（マイクロコンピュータ）、６１……１３９４インターフェースバス、６２……パケット、６３……１３９４ＩＣ、６４……レジスタ、６５……ＩＣの知っている情報格納部、６６……動作設定部、６７……情報検出部、６８……情報付加部、６９……ＦＩＦＯ、７０……パケット、７１……付加情報、７２……データバス、７３……ＩＣ（パケット処理部）、７４……データバス、７５……マイコン（マイクロコンピュータ）、
【発明の属する技術分野】
本発明は、例えば、外部インターフェースと情報処理装置との間のパケットの入出力を行う情報入出力装置に関するものである。
【０００２】
【従来の技術】
従来、外部インターフェースとしてのＩＥＥＥ１３９４規格のインターフェース（以下、１３９４インターフェースという。）から所定の信号処理を行う情報処理システム（以下、システムという。）へのパケットの入出力が行われていた。
【０００３】
このような場合を考慮して、システムと外部インターフェースとの間にＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ｍｅｍｏｒｙ）を用いてタイミングを制御するのが一般的であった。
【０００４】
ここで、１３９４インターフェース側のＦＩＦＯを有する前段のブロックの１３９４ＩＣ（集積回路）の現在の状態や、前段のブロックの１３９４ＩＣの認識している１３９４インターフェース上の状態などを、後段のブロックであるマイクロコンピュータやＩＣが１３９４インターフェース側のＦＩＦＯからパケットを読み出すと同様に通信により読み出すことも可能である。
【０００５】
【発明が解決しようとする課題】
しかし、上述した従来のパケットの入出力の制御では、パケットが１３９４インターフェース側のＦＩＦＯに到着した時間と、後段のブロックであるマイクロコンピュータまたはＩＣが１３９４インターフェース側のＦＩＦＯと通信を行ってパケットを読み出したり、ＦＩＦＯを有する前段の１３９４ＩＣが知っている情報を読み出す時間とには、時間的なずれが生じるという不都合があった。
【０００６】
このように、パケットが到着する時間軸と、パケットや１３９４ＩＣの認識している状態を読み出す時間が異なるため、パケットを受け取った時点の１３９４ＩＣの状態や、パケットを受け取った時点の１３９４ＩＣが認識している１３９４インターフェースのバス上の状態などを、後段のブロックであるマイクロコンピュータまたはＩＣがパケット毎に認識することは難しかったという不都合があった。
【０００７】
そこで、本発明は、かかる点に鑑みてなされたものであり、前段のブロックが知っていて、後段のブロックが知らない情報を、パケットに付加して伝達することにより、後段のブロックに情報を伝達すると共に、転送効率を向上させる情報入出力装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本発明の情報入力装置は、受信したパケットを出力する出力部と、該出力部と接続された入力部と、を有する情報入出力装置において、適用される。
【０００９】
特に、本発明の情報入出力装置は、出力部は、入力部から出力される制御情報に基づいてパケットに関する情報である付加情報を生成して、該付加情報をパケットに付加して入力部に出力する制御手段を備え、入力部は、制御手段が生成する付加情報の種類を指定するための制御情報を生成し、該制御情報を制御手段に出力する設定制御部と、制御手段から入力される付加情報が付加されたパケットに対して信号処理をする信号処理手段と、を備えるものである。
【００１０】
従って本発明によれば以下の作用をする。
出力部から入力部へ付加情報を伝達する場合の作用を説明する。
【００１１】
まず、入力部の設定制御部は、どのような付加情報をパケットに付加して欲しいかを設定するための制御情報を、出力部の制御手段に供給することにより、制御手段が生成する付加情報の設定を制御する。
【００１４】
出力装置の制御手段は、制御情報に応じた付加情報を生成し、この付加情報をパケットに付加して、入力部の信号処理手段に伝達する。
【００１５】
入力部の信号処理手段は、パケットと共に伝達される付加情報に基づいて、動作が制御される。
【００１６】
これにより、上述した付加情報を用いて、出力部が受信したすべてのパケットがどのタイミング（時間）で到来したのかを入力部が認識し、上述した付加情報を用いて、入力部はパケットの到来するタイミングを解析したり、パケットの到来するタイミングに応じたより緻密なシステム側の制御などを行うことができるようになる。
【００１７】
【発明の実施の形態】
本実施の形態の情報入出力装置は、前段のブロックから後段のブロックに通信によりパケットを伝達する際に、前段のブロックが知っていて、後段のブロックが知らない情報を、パケットに付加して伝達することにより、後段のブロックに情報を伝達するものである。
【００１８】
なお、パケットを処理する後段のブロックは、後述するようにパケットの種類に応じて、図１に示すようにマイクロコンピュータで処理しても、後述する図４および図５で示すようにＩＣで処理しても良い。図１では、マイクロコンピュータが処理する場合を例にとって説明している。図４および図５で説明するように、後段のブロックがＩＣ内部または外部のＩＣの場合は、図１のマイクロコンピュータが行っている動作は、後段のブロックのＩＣの外部に設けられたマイクロコンピュータが行うことになる。
【００１９】
以下に、本実施の形態の情報入出力装置について説明する。
図１は、本実施の形態の情報入出力装置が適用されるシステムの構成を示す図である。図１に示すシステムは、図中右方向の矢印は情報伝達方向を示していて、１３９４インターフェース側から入力されたパケットをマイクロコンピュータに伝達して信号処理を施してさらにシステム側に伝達する場合を示している。逆に、図中図示しない左方向はシステム側から伝達されたパケットをマイクロコンピュータで信号処理を施して１３９４インターフェース側に伝達する場合を示している。ここでは、まず前者の情報伝達方向の場合について説明する。
【００２０】
図１において、１３９４インターフェースバス１上から、前段のブロックである１３９４ＩＣ２がパケットを受信し、さらに後段のブロックであるマイクロコンピュータ（マイコン）３がパケットを信号処理する場合について説明する。なお、本実施の形態は、１３９４インターフェースバス１上からのパケットの受信に限らず、時間軸の異なるブロック間でのパケットの受け渡しを行う場合すべてに適用可能である。
【００２１】
まず、図１に示す本実施の形態の情報入出力装置の構成について説明する。
情報入出力装置は、外部インターフェースとしてのＩＥＥＥ１３９４規格の１３９４インターフェースバス１と、前段のブロックとしてパケットの送受信におけるフィジカルレイヤおよびリンクレイヤの処理などを行う１３９４ＩＣ２と、後段のブロックとしてパケットに対して信号処理を行うマイクロコンピュータ３と、前段のブロック２と後段のブロック３とを接続してデータの伝達を可能にするデータバス４と、後段のブロック３からのシステム側へのデータの伝達を可能にするデータバス５とを有して構成される。
【００２２】
また、後段のブロック３から前段のブロック２へ後述する付加情報に関する動作を制御するための制御信号Ｃを供給可能に構成されている。
【００２３】
ここで、後段のブロック３は、制御信号Ｃを介して前段のブロック２に対して付加情報の設定を制御する設定制御部１０と、前段のブロック２からデータバス４を介して伝達される付加情報に基づいて後段のブロック３の動作を制御する動作制御部１１とを有して構成される。
【００２４】
また、前段のブロック２は、制御信号Ｃを介して前段のブロック２から付加情報の動作設定をする動作設定部６と、制御信号Ｃを介して前段のブロック２から付加情報の検出をする情報検出部７と、制御信号Ｃを介して前段のブロック２から付加情報をパケットに付加すると共に、制御信号Ｃを介して前段のブロック２から付加情報をパケットと共に後段のブロック３に伝達する情報付加部８とを有して構成される。
【００２５】
ここで、１３９４インターフェースバス１を介して、前段のブロック２に供給されるパケットは、１３９４インターフェースバス上を流れているパケット１２およびパケットフッター１３である。前段のブロック２の情報付加部８は、受信したパケット本体１４のフッター１５の後に１３９４ＩＣの付加情報１６を付加するように構成される。ここで、パケット本体１４にフッター１５を付けると同時に、フッター１５の後に付加情報１６を付けて１３９４ＩＣのＦＩＦＯに入れるので、パケットと同時に付加情報は伝達されるように構成される。
【００２６】
このように構成された本実施の形態の情報入出力装置は、以下のような動作をする。
図２は、付加情報に関する動作を示すフローチャートである。
図２において、ステップＳ１で、設定制御を行う。具体的には、後段のブロック３から前段のブロック２へ付加情報に関する動作を制御するための制御信号Ｃを供給することにより、後段のブロック３の設定制御部１０は、制御信号Ｃを介して前段のブロック２に対して付加情報の設定を制御する。
【００２７】
ステップＳ２で、動作設定を行う。具体的には、前段のブロック２の動作設定部６は、制御信号Ｃを介して後段のブロック３から付加情報の動作設定をする。
【００２８】
図３は、設定モードに応じた情報を示す図である。ここでは、３ビットの設定モードを示すが、これに限らず４ビット以上またはこれ以外の設定方法でも設定可能である。
図３は制御信号Ｃが３ビットの場合の設定モードを示している。図３において、設定モード２１に対する検出情報２８の内容を例示している。設定モード２１が２２で示すように「０００」のとき、検出情報２８は２９で示すように「情報を付加しない」を示している。設定モード２１が２３で示すように「００１」のとき、検出情報２８は３０で示すように「パケットスピード」を示している。「パケットスピード」は、１００Ｍｂｐｓ，２００Ｍｂｐｓ，４００Ｍｂｐｓなどそのパケットがどのスピードで来たかという情報を付加する。設定モード２１が２４で示すように「０１０」のとき、検出情報２８は３１で示すように「パケット到着時刻」を示している。設定モード２１が２５で示すように「１００」のとき、検出情報２８は３２で示すように「パケット到着時点のバスナンバー」を示している。設定モード２１が２６で示すように「１１１」のとき、検出情報２８は３３で示すように「上記情報のすべてを付加する」を示している。
【００２９】
また、動作設定を行う制御信号Ｃによる設定モードのビットは、前段のブロック２である１３９４ＩＣのハードウエア上で動作設定ポートに入力する制御信号ＣをハイレベルＨまたはローレベルＬにすることにより選択するようにしても良いし、制御信号Ｃにより前段のブロック２である１３９４ＩＣの動作設定レジスタに対して上述した設定モードのビットに対応するデータを書き込むようにして選択するようにしても良い。
【００３０】
なお、上述した情報に限らず、前段のブロック２が認識していて、パケットに含まれていないすべての情報は、後段のブロックに伝達することができる情報である。
【００３１】
ステップＳ３で、情報検出を行う。ここで言う情報とは、１３９４インターフェースバス１上から前段のブロック２である１３９４ＩＣがパケットを受信した瞬間に、前段のブロック２である１３９４ＩＣが認識していて、後段のブロック３であるマイクロコンピュータ３が認識していない情報すべてである。
【００３２】
ステップＳ４で、情報付加を行う。具体的には、前段のブロック２の情報付加部８は、制御信号Ｃを介して前段のブロック２において指定された付加情報をパケットに付加する。図１に示すように、１３９４インターフェースバス１を介して、前段のブロック２に供給されるパケットは、１３９４インターフェースバス上を流れているパケット１２およびパケットフッター１３である。前段のブロック２の情報付加部８は、受信したパケット本体１４のフッター１５の後に１３９４ＩＣの付加情報１６を付加する。ここで、パケット本体１４にフッター１５を付けると同時に、フッター１５の後に付加情報１６を付けて１３９４ＩＣのＦＩＦＯに入れるので、パケットと同時に付加情報は伝達される。
【００３３】
上述した付加情報の伝達では、受信したパケット本体１４に続くフッター１５の後に１３９４ＩＣの付加情報１６を付加して、前段のブロック２の付加情報伝達部９が後段のブロック３に伝達する例を示したが、フッターの後に限らず、付加情報を付加する前段のブロック２の付加情報伝達部９と後段のブロック３とで互いに認識されていて、同意がとれている場合であって、互いに受信したパケット本体１４と１３９４ＩＣの付加情報１６とを区別することができれば、例えば受信したパケット本体１４とフッター１５の間に付加するなど、１３９４ＩＣの付加情報１６をどのような態様で付加して伝達しても良い。
【００３４】
また、１３９４ＩＣの付加情報１６の量が多すぎると、同一時間内に前段のブロック２の付加情報伝達部９が後段のブロック３に伝達することができる受信したパケット本体１４の大きさが小さくなってしまうので、１３９４ＩＣの付加情報１６の量が多い場合には、設定モードに基づいて後段のブロック３が得たい情報を選択することができるようになされている。
【００３５】
ステップＳ５で、動作制御を行う。具体的には、後段のブロック３の動作制御部１１は、前段のブロック２からデータバス４を介して伝達される付加情報に基づいて後段のブロック３の動作を制御する。上述した図３において、設定モード２１を２４で示すように「０１０」に選択して、検出情報２８を３１で示すように「パケット到着時刻」に設定したとき、前段のブロック２である１３９４ＩＣ上の２４．５７６ＭＨｚのカウンターの精度によりパケットの受信時刻を後段のブロック３におけるパケット処理に用いることができる。
【００３６】
これにより、上述した付加情報を用いて、前段のブロック２である１３９４ＩＣが受信したすべてのパケットがどのタイミング（時間）で到来したのかを後段のブロック３が認識することができるようになった。従って、上述した付加情報を用いて、後段のブロック３はパケットの到来するタイミングを解析したり、パケットの到来するタイミングに応じたより緻密なシステム側の制御を行うことが可能となった。
【００３７】
なお、上述した設定モードによる付加情報の動作制御では、前段のブロック２である１３９４ＩＣの時計情報に着目する例を示したが、これに限らず、パケットに含まれない情報で、前段のブロック２である１３９４ＩＣが認識している情報は、上述したモード設定により、すべて後段のブロック３にパケットと同時に伝達することができる。
【００３８】
なお、後段のブロック３に伝達された付加情報は、後段のブロック３で受信したパケット本体１４を処理する際に利用した後に、取り除くようにしても良いし、さらに、データバス５介してシステム側のさらに後段のブロックに伝達するようにしても良い。
【００３９】
上述した本実施の形態によれば、以前は後段のブロックが認識することができなかった、パケットが到着したまさにその時点での前段のブロック２である１３９４ＩＣの状態や、パケットが到着したまさにその時点での前段のブロック２である１３９４ＩＣが認識している１３９４インターフェースバス１上の状態などを後段のブロック３が認識することができるようになった。
【００４０】
これにより、後段のブロック３でパケットを受信したタイミングを解析したり、パケットを受信した時点の１３９４インターフェースバス１上の状態などのさまざまな情報を用いて、より緻密なシステムの制御を行うことができる。
【００４１】
このように、本実施の形態によれば、前段のブロックから後段のブロックに通信によりパケットを伝達する際に、前段のブロックのみが知っていて、後段のブロックが知らない情報を、パケットに付加して伝達するようにしたので、これにより、後段のブロックが知り得なかった、パケットが到着したまさにその時点の前段のブロックのみが知っている情報を、後段のブロックが知ることが可能になった。
【００４２】
またこれに限らず、後者の情報伝達方向のように、システム側から伝達されたパケットをマイクロコンピュータで信号処理を施して１３９４インターフェース側に伝達する場合に適用しても良い。
【００４３】
この後者の情報伝達方向の場合には、後段のブロック３はデータバス５を介してシステム側から供給されるパケットに付加情報を付加し、付加情報が付加されたパケットを前段のブロック２に伝達する。
【００４４】
そして、前段のブロック２は、付加情報による動作の制御をした後に、伝達された付加情報を削除してパケットのみを１３９４インターフェースバス１へ情報伝送することができる。また、これに限らず、後段のブロック３はシステム側から供給されるパケットに付加情報を付加して前段のブロック２に伝達し、前段のブロック２は付加情報により伝送に関する制御をして、付加情報を削除するようにしてもよい。
【００４５】
なお、この場合、付加情報は、後段のブロック３が知っていて、前段のブロック２が知らない情報である。
【００４６】
次に、図４に示すように、ＩＣ内の後段のブロックがパケットを処理する場合について説明する。図４はＩＣ内の後段のブロックがパケットを処理する場合の情報入出力装置の構成を示すブロック図である。
【００４７】
まず、図４に示す本実施の形態の情報入出力装置の構成について説明する。
情報入出力装置は、外部インターフェースとしてのＩＥＥＥ１３９４規格の１３９４インターフェースバス４１と、パケット４２の送受信におけるフィジカルレイヤおよびリンクレイヤの処理などを行う１３９４ＩＣ４３と、制御信号Ｃ１、Ｃ２、Ｃ３により１３９４ＩＣ４３の制御を行うマイクロコンピュータ（マイコン）５５とを有して構成される。また、マイクロコンピュータ（マイコン）５５を、１３９４ＩＣ４３に内蔵するようにしてもよい。
【００４８】
１３９４ＩＣ４３は、前段のブロックとしてＩＣの設定を行うレジスタ４４と、前段のブロックとして付加情報が付加されたパケットを一時的に保持するＦＩＦＯ４９と、後段のブロックとして付加情報によりパケットに対して信号処理を行うパケット処理部５３と、前段のブロックと後段のブロックとを接続してデータの伝達を可能にするデータバス５２と、後段のブロックからのシステム側へのデータの伝達を可能にするデータバス５４とを有して構成される。
【００４９】
前段のブロックとしてのレジスタ４４は、ＩＣの知っている情報を格納する情報格納部４５と、動作設定部４６と、情報検出部４７と、情報付加部４８とを有して構成される。
【００５０】
ここで、マイクロコンピュータ（マイコン）５５は、制御信号Ｃ１、Ｃ２を介して前段のブロックとしてのＦＩＦＯ４９に対して付加情報の設定を制御する設定制御部と、前段のブロックとしてのＦＩＦＯ４９からデータバス５２を介して伝達される付加情報に基づいて後段のブロックとしてのパケット処理部５３の動作を制御する動作制御部とを有して構成される。
【００５１】
このように構成された本実施の形態の情報入出力装置は、以下のような動作をする。
図２において、ステップＳ１で、設定制御を行う。具体的には、マイクロコンピュータ（マイコン）５５から前段のブロックとしてのレジスタ４４へ付加情報に関する動作を制御するための制御信号Ｃ１を供給することにより、マイクロコンピュータ（マイコン）５５は、制御信号Ｃ１を介してレジスタ４４に対して付加情報の設定を制御する。
【００５２】
ステップＳ２で、動作設定を行う。具体的には、前段のブロックとしてのレジスタ４４の動作設定部４６は、制御信号Ｃ１を介してマイクロコンピュータ（マイコン）５５から付加情報の動作設定をする。
【００５３】
ここで、動作設定を行う制御信号Ｃ１による設定モードのビットは、前段のブロックである１３９４ＩＣ４３のＦＩＦＯ４９に対するハードウエア上で動作設定ポートに入力する制御信号Ｃ１をハイレベルＨまたはローレベルＬにすることにより選択するようにしても良いし、制御信号Ｃ１により前段のブロックである１３９４ＩＣ４３のＦＩＦＯ４９に対する動作設定レジスタ４４に上述した設定モードのビットに対応するデータを書き込むようにして選択するようにしても良い。
【００５４】
なお、上述した情報に限らず、前段のブロックが認識していて、パケットに含まれていないすべての情報は、後段のブロックに伝達することができる。
【００５５】
ステップＳ３で、情報検出を行う。具体的には、前段のブロックとしてのレジスタ４４の情報検出部４７は、制御信号Ｃ１を介して、検出しているすべての付加する情報のうち、どの情報を出力する制御をするかを検出する。この付加情報は、１３９４インターフェースバス４１上から前段のブロック２である１３９４ＩＣ４３のＦＩＦＯ４９がパケットを受信した瞬間に、前段のブロックであるＦＩＦＯ４９を有する１３９４ＩＣ４３が認識していて、後段のブロックであるパケット処理部５３が認識していない情報すべてである。
【００５６】
ステップＳ４で、情報付加を行う。具体的には、前段のブロックのレジスタ４４の情報付加部４８は、制御信号Ｃ１を介して指定された付加情報をパケットに付加する。図４に示すように、１３９４インターフェースバス４１を介して、前段のブロックであるＦＩＦＯ４９に供給されるパケット４２、５０は、１３９４インターフェースバス上を流れているパケット４２，５０である。前段のブロックのレジスタ４４の情報付加部４８は、受信したパケット本体（Ｐ１，Ｐ２，Ｐ３）５０の後に１３９４ＩＣ４３の付加情報（Ａ１，Ａ２，Ａ３）５１を付加する。ここで、パケット５０の後に付加情報５１を付けて１３９４ＩＣ４３のＦＩＦＯ４９に入れるので、パケット５０と同時に付加情報５１は後段のブロックであるパケット処理部５３に伝達される。
【００５７】
ステップＳ５で、動作制御を行う。具体的には、マイクロコンピュータ（マイコン）５５の動作制御部は、制御信号Ｃ２，Ｃ３を介して前段のブロックのＦＩＦＯ４９からデータバス５２を介して伝達される付加情報５１に基づいて後段のブロックのパケット処理部５３の動作を制御する。
【００５８】
これにより、上述した付加情報を用いて、前段のブロックである１３９４ＩＣ４３のＦＩＦＯ４９が受信したすべてのパケットがどのタイミング（時間）で到来したのかを後段のブロックのパケット処理部５３が認識することができるようになった。従って、上述した付加情報を用いて、後段のブロックのパケット処理部５３はパケットの到来するタイミングを解析したり、パケットの到来するタイミングに応じたより緻密なシステム側の制御を行うことが可能となった。
【００５９】
また、特定のパケットをＦＩＦＯ４９からマイコン５５が取り出し、パケット処理することもできる。その際にも付加情報は利用可能である。
【００６０】
次に、図５に示すように、ＩＣ外の後段のブロックがパケットを処理する場合について説明する。図５はＩＣ外の後段のブロックがパケットを処理する場合の情報入出力装置の構成を示すブロック図である。
【００６１】
まず、図５に示す本実施の形態の情報入出力装置の構成について説明する。
情報入出力装置は、外部インターフェースとしてのＩＥＥＥ１３９４規格の１３９４インターフェースバス６１と、パケット６２の送受信におけるフィジカルレイヤおよびリンクレイヤの処理などを行う１３９４ＩＣ６３と、後段のブロックとして付加情報によりパケットに対して信号処理を行うパケット処理部７３と、制御信号Ｃ１１、Ｃ１２、Ｃ１３により１３９４ＩＣ６３およびパケット処理部７３の制御を行うマイクロコンピュータ（マイコン）７５とを有して構成される。
【００６２】
１３９４ＩＣ６３は、前段のブロックとしてＩＣの設定を行うレジスタ６４と、前段のブロックとして付加情報が付加されたパケットを一時的に保持するＦＩＦＯ６９と、前段のブロックと後段のブロックとを接続してデータの伝達を可能にするデータバス７２とを有して構成される。後段のブロックのパケット処理部７３は、後段のブロックからのシステム側へのデータの伝達を可能にするデータバス７４を有して構成される。
【００６３】
前段のブロックとしてのレジスタ６４は、ＩＣの知っている情報を格納する情報格納部６５と、動作設定部６６と、情報検出部６７と、情報付加部６８とを有して構成される。
【００６４】
ここで、マイクロコンピュータ（マイコン）７５は、制御信号Ｃ１１、Ｃ１２を介して前段のブロックとしてのＦＩＦＯ６９に対して付加情報の設定を制御する設定制御部と、制御信号Ｃ１３を介して前段のブロックとしてのＦＩＦＯ６９からデータバス７２を介して伝達される付加情報に基づいて後段のブロックとしてのパケット処理部７３の動作を制御する動作制御部とを有して構成される。
【００６５】
このように構成された本実施の形態の情報入出力装置は、以下のような動作をする。
図２において、ステップＳ１で、設定制御を行う。具体的には、マイクロコンピュータ（マイコン）７５から前段のブロックとしてのレジスタ６４へ付加情報に関する動作を制御するための制御信号Ｃ１１を供給することにより、マイクロコンピュータ（マイコン）７５は、制御信号Ｃ１１を介してレジスタ６４に対して付加情報の設定を制御する。
【００６６】
ステップＳ２で、動作設定を行う。具体的には、前段のブロックとしてのレジスタ６４の動作設定部６６は、制御信号Ｃ１１を介してマイクロコンピュータ（マイコン）７５から付加情報の動作設定をする。
【００６７】
ここで、動作設定を行う制御信号Ｃ１１による設定モードのビットは、前段のブロックである１３９４ＩＣ６３のＦＩＦＯ６９に対するハードウエア上で動作設定ポートに入力する制御信号Ｃ１１をハイレベルＨまたはローレベルＬにすることにより選択するようにしても良いし、制御信号Ｃ１１により前段のブロックである１３９４ＩＣ６３のＦＩＦＯ６９に対する動作設定レジスタ６４に上述した設定モードのビットに対応するデータを書き込むようにして選択するようにしても良い。
【００６８】
なお、上述した情報に限らず、前段のブロックが認識していて、パケットに含まれていないすべての情報は、後段のブロックに伝達することができる。
【００６９】
ステップＳ３で、情報検出を行う。具体的には、前段のブロックとしてのレジスタ６４の情報検出部６７は、制御信号Ｃ１１を介して、検出しているすべての付加する情報のうち、どの情報を出力する制御をするかを検出する。この付加情報は、１３９４インターフェースバス６１上から前段のブロックである１３９４ＩＣ６３のＦＩＦＯ６９がパケットを受信した瞬間に、前段のブロックであるＦＩＦＯ６９を有する１３９４ＩＣ６３が認識していて、後段のブロックであるパケット処理部７３が認識していない情報すべてである。
【００７０】
ステップＳ４で、情報付加を行う。具体的には、前段のブロックのレジスタ６４の情報付加部６８は、制御信号Ｃ１１を介して指定された付加情報をパケットに付加する。図５に示すように、１３９４インターフェースバス６１を介して、前段のブロックであるＦＩＦＯ６９に供給されるパケット６２、７０は、１３９４インターフェースバス上を流れているパケット６２、７０である。前段のブロックのレジスタ６４の情報付加部６８は、受信したパケット本体（Ｐ１１，Ｐ１２，Ｐ１３）７０の後に１３９４ＩＣ６３の付加情報（Ａ１１，Ａ１２，Ａ１３）７１を付加する。ここで、パケット７０の後に付加情報７１を付けて１３９４ＩＣ６３のＦＩＦＯ６９に入れるので、パケット７０と同時に付加情報７１はＩＣ７３のパケット処理部に伝達される。
【００７１】
ステップＳ５で、動作制御を行う。具体的には、マイクロコンピュータ（マイコン）７５の動作制御部は、制御信号Ｃ１２，Ｃ１３を介して、前段のブロックのＦＩＦＯ６９からデータバス７２を介して伝達される付加情報７１に基づいて後段のブロックのパケット処理部７３の動作を制御する。
【００７２】
これにより、上述した付加情報を用いて、前段のブロックである１３９４ＩＣ６３のＦＩＦＯ６９が受信したすべてのパケットがどのタイミング（時間）で到来したのかを後段のブロックのパケット処理部７３が認識することができるようになった。従って、上述した付加情報を用いて、後段のブロックのパケット処理部７３はパケットの到来するタイミングを解析したり、パケットの到来するタイミングに応じたより緻密なシステム側の制御を行うことが可能となった。
【００７３】
また、特定のパケットをＦＩＦＯ６９からマイコン７５が取り出し、パケット処理することもできる。その際にも付加情報は利用可能である。
【００７４】
また、上述した図１に示すマイコンがパケットを処理する場合、図４に示したＩＣ内の後段のブロックがパケットを処理する場合、図５に示したＩＣ外の後段のブロックがパケットを処理する場合における前段のブロックにおける１３９４ＩＣ内のＦＩＦＯの構成は、複数に構成するようにしても良い。図６は、前段のブロックのＦＩＦＯの他の構成を示す図である。
【００７５】
具体的には、図１において前段のブロック２の１３９４ＩＣ内のＦＩＦＯを図６に示すＦＩＦＯ（１）およびＦＩＦＯ（２）のように２段に構成し、図４において前段のブロックの１３９４ＩＣ４３内のＦＩＦＯ４９を図６に示すＦＩＦＯ（１）およびＦＩＦＯ（２）のように２段に構成し、図５において前段のブロックの１３９４ＩＣ６３内のＦＩＦＯ６９を図６に示すＦＩＦＯ（１）およびＦＩＦＯ（２）のように２段に構成することにより、前段のブロックの付加情報の処理と後段のブロックのパケット処理との間に時間ずれがある場合にもそれぞれ独立した処理を行うことができる。
【００７６】
【発明の効果】
本発明によれば、以前は後段のブロック（入力部）の信号処理手段が認識することができなかった、パケットが到着したまさにその時点での前段のブロック（出力部）の制御手段の状態や、パケットが到着したまさにその時点での前段のブロックの制御手段が認識しているインターフェースバス上の状態などを後段のブロックの信号処理手段が認識することができ、これにより、後段のブロックの信号処理手段でパケットを受信したタイミングを解析したり、パケットを受信した時点のインターフェースバス上の状態などのさまざまな情報を用いて、より緻密なシステムの制御を行うことができるという効果を奏する。
【００８２】
さらに、後段のブロック（入力部）の設定制御部は、制御情報を介して前段のブロック（出力部）の制御手段に対して付加情報の設定を制御することができるという効果を奏する。
【図面の簡単な説明】
【図１】本実施の形態のマイコンがパケットを処理する場合の情報入出力装置の適用されるシステムの構成を示すブロックおよびバス上を流れているパケットのイメージ図である。
【図２】付加情報に関する動作を示すフローチャートである。
【図３】設定モードに応じた情報を示す図である。
【図４】ＩＣ内の後段のブロックがパケットを処理する場合の情報入出力装置の適用されるシステムの構成を示すブロック図である。
【図５】ＩＣ外の後段のブロックがパケットを処理する場合の情報入出力装置の適用されるシステムの構成を示すブロック図である。
【図６】前段のブロックのＦＩＦＯの他の構成を示す図である。
【符号の説明】
１……１３９４インターフェースバス、２……前段のブロック、３……後段のブロック、４……データバス、５……データバス、６……動作設定部、７……情報検出部、８……情報付加部、１０……設定制御部、１１……動作制御部、１２……１３９４インターフェースバス上を流れているパケット、１３……パケットフッター、１４……受信したパケット本体、１５……パケットフッター、１６……１３９４ＩＣの付加情報、２１〜２７……設定モード、２８〜３４……検出情報、４１……１３９４インターフェースバス、４２……パケット、４３……１３９４ＩＣ、４４……レジスタ、４５……ＩＣの知っている情報格納部、４６……動作設定部、４７……情報検出部、４８……情報付加部、４９……ＦＩＦＯ、５０……パケット、５１……付加情報、５２……データバス、５３……パケット処理部、５４……データバス、５５……マイコン（マイクロコンピュータ）、６１……１３９４インターフェースバス、６２……パケット、６３……１３９４ＩＣ、６４……レジスタ、６５……ＩＣの知っている情報格納部、６６……動作設定部、６７……情報検出部、６８……情報付加部、６９……ＦＩＦＯ、７０……パケット、７１……付加情報、７２……データバス、７３……ＩＣ（パケット処理部）、７４……データバス、７５……マイコン（マイクロコンピュータ）、
Claims (2)
- 受信したパケットを出力する出力部と、該出力部と接続された入力部と、を有する情報入出力装置において、
上記出力部は、
上記入力部から出力される制御情報に基づいて上記パケットに関する情報である付加情報を生成して、該付加情報を上記パケットに付加して上記入力部に出力する制御手段を備え、
上記入力部は、
上記制御手段が生成する上記付加情報の種類を指定するための上記制御情報を生成し、該制御情報を上記制御手段に出力する設定制御部と、
上記制御手段から入力される上記付加情報が付加されたパケットに対して信号処理をする信号処理手段と、を備える
ことを特徴とする情報入出力装置。 - 請求項１記載の情報入出力装置において、
上記入力部は、上記付加情報により、上記信号処理手段の動作を制御する動作制御部をさらに備える
ことを特徴とする情報入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001009348A JP4604354B2 (ja) | 2001-01-17 | 2001-01-17 | 情報入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001009348A JP4604354B2 (ja) | 2001-01-17 | 2001-01-17 | 情報入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002217910A JP2002217910A (ja) | 2002-08-02 |
| JP4604354B2 true JP4604354B2 (ja) | 2011-01-05 |
Family
ID=18876847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001009348A Expired - Fee Related JP4604354B2 (ja) | 2001-01-17 | 2001-01-17 | 情報入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4604354B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017487A (ja) * | 2001-06-29 | 2003-01-17 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2003017485A (ja) * | 2001-06-29 | 2003-01-17 | Rohm Co Ltd | 半導体装置およびその製造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224468A (ja) * | 1989-02-27 | 1990-09-06 | Mitsubishi Electric Corp | 画像符号化システム |
| JPH11275102A (ja) * | 1998-03-23 | 1999-10-08 | Bijikon Kk | 電力線によるネットワークシステム、データの伝送方法及び記録媒体 |
| JP2000022755A (ja) * | 1998-07-02 | 2000-01-21 | Hitachi Ltd | ネットワーク装置 |
| JP2000174738A (ja) * | 1998-12-04 | 2000-06-23 | Toshiba Corp | 画像データ転送装置 |
| JP2000174786A (ja) * | 1998-12-10 | 2000-06-23 | Texas Instr Japan Ltd | データ処理装置 |
| JP2000285069A (ja) * | 1999-03-31 | 2000-10-13 | Copyer Co Ltd | 同期式シリアル通信方法及び同期式シリアル通信システム |
| JP2000295240A (ja) * | 1999-04-06 | 2000-10-20 | Matsushita Electric Ind Co Ltd | 送信装置、受信装置及びプログラム記録媒体 |
-
2001
- 2001-01-17 JP JP2001009348A patent/JP4604354B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224468A (ja) * | 1989-02-27 | 1990-09-06 | Mitsubishi Electric Corp | 画像符号化システム |
| JPH11275102A (ja) * | 1998-03-23 | 1999-10-08 | Bijikon Kk | 電力線によるネットワークシステム、データの伝送方法及び記録媒体 |
| JP2000022755A (ja) * | 1998-07-02 | 2000-01-21 | Hitachi Ltd | ネットワーク装置 |
| JP2000174738A (ja) * | 1998-12-04 | 2000-06-23 | Toshiba Corp | 画像データ転送装置 |
| JP2000174786A (ja) * | 1998-12-10 | 2000-06-23 | Texas Instr Japan Ltd | データ処理装置 |
| JP2000285069A (ja) * | 1999-03-31 | 2000-10-13 | Copyer Co Ltd | 同期式シリアル通信方法及び同期式シリアル通信システム |
| JP2000295240A (ja) * | 1999-04-06 | 2000-10-20 | Matsushita Electric Ind Co Ltd | 送信装置、受信装置及びプログラム記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002217910A (ja) | 2002-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0618374B2 (ja) | マルチネツトワ−クシステムのデ−タ伝送方法 | |
| CN108599908B (zh) | 通信系统和半导体设备 | |
| JP4604354B2 (ja) | 情報入出力装置 | |
| US7401134B2 (en) | Packet processing architecture | |
| JPH08214031A (ja) | 通信システムおよび通信用中継器 | |
| JP2000286855A (ja) | 通信システム及び通信機器 | |
| JP2504313B2 (ja) | マルチプロセッサシステム | |
| JPH1084384A (ja) | パケットデータ通信における負荷試験装置 | |
| JP2724323B2 (ja) | 信号切換装置および信号切換方法 | |
| JP3434787B2 (ja) | Ｈｄｌｃフレーム変換回路 | |
| JPH11252125A (ja) | インターフェイス装置 | |
| JPS61270952A (ja) | デ−タ伝送方式 | |
| JP2006115315A (ja) | データ転送方法及びデータ転送装置 | |
| JP2008022399A (ja) | 中継接続ユニット | |
| JPH06177941A (ja) | ホーム・バス・コントローラ | |
| JPH05292130A (ja) | 通信制御用半導体集積回路 | |
| JP2003511753A (ja) | 演算処理システム、特に通信装置のための演算処理システム | |
| JP2001237864A (ja) | データ伝送装置及び方法 | |
| JPH0321153A (ja) | 信号装置 | |
| JPS5953743B2 (ja) | 通信制御装置 | |
| JPH07107097A (ja) | Ｌａｎデータ送出方式 | |
| JPS6142466B2 (ja) | ||
| JP2000059283A (ja) | フレーム格納装置及び方法 | |
| JPS59138147A (ja) | デ−タ伝送装置 | |
| JPH0367351A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100705 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100907 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100920 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |