JPS63101924A

JPS63101924A - Ａ／ｄ変換装置

Info

Publication number: JPS63101924A
Application number: JP24819386A
Authority: JP
Inventors: Nobuo Imanishi; 信夫今西; Nobuhiko Tanaka; 田中　暢彦; Hiroyuki Tanaka; 田仲　弘行
Original assignee: Kubota Corp
Current assignee: Kubota Corp
Priority date: 1986-10-17
Filing date: 1986-10-17
Publication date: 1988-05-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はアナログ信号をデジタル信号に変換するＮつ変
換装置に関する。

従来の技術従来、アナログ信号をデジタル信号に変換する９勺コン
バータを内蔵したＮ勺変換装置は、ＣＰＵ（中央制御装
置）から送信されるスタートコマンド（変換開始指示信
号）を〜Φコンバータが受信して後に、９勺コンバータ
が変換処理を開始し、変換処理終了後にんΦコンバータ
がら送儒嘔れるＥＯＣ（変換終了信号）をＣＰＵが受信
して後に、ｃＰＵがヤ■コンバータによって変換された
デジタル信号のデータを読み出していた。

発明が解決しようとする問題点しかし、上記従来の構成によれば、めコンバータが変換
処理を行なっている間、ＣＰＵに待ち時間が発生し、か
つ〜Φコンバータによる変換処理が１データごとに行な
われることからＣＰＵに訣み込まれるデータ量も１度に
１゛データとなり、ＣＰＵの稼働効率の向上を図る上で
問題となっていた。

本発明は上記問題点を解決するもので、ＣＰＵに。

与える待ち時間を少なくするとともにＣＰＵが一度に複
数のデータを読み込めるい変換装置を提供することを＠
Ｄ勺とする二問題点を解決するための手段上記問題点を解決するために、本発明は、アナログ信号
をデジタル信号に随時変換する変換回路と、変換された
デジタル信号のデータを書き込み可能で、かつ読み出し
可能なメモリ回路と、前記変換回路に変換開始時機を指
示するタイミング発生回路と、前記タイミング発生回路
より送信される前記メモリ回路の読み出し許可信号また
は不許可信号に基づいて中央制御装置からの読み出し指
示信号をメモリ回路に選択指示する選択指示回路とを備
えた構成としたものである。

作用上記の構成において、変換回路に入力されるアナログ信
号は、タイミング発生回路に変換開始時機を指示されて
デジタル信号に変換される。変換されたデジタル信号の
データは、メモリ回路に随時書き込まれる。そして上述
した変換動作が、タイミング発生回路から発信される周
期に同調して繰シ返される。一方、前記作用が繰シ返さ
れている間に、選択指示回路が中央制御装置からの読み
出し指示信号を受信すると、選択指示回路は、タイミン
グ発生回路から変換および督き込みの動作に同調して交
互に送信されるメモリ回路の読み出し許可信号と不許可
信号に基づいて、読み出し許可信号を受信している時に
のみ、メモリ回路に読み出し指示信号を指示する。この
時、指示されたメモリ回路は、アナログ信号をデジタル
信号に変換するための待ち時間を中央制御装置に与える
ことなく、すでに書き込まれたデータの内から指示内容
に従って所要のデータを読み出し、一度に複数のデータ
を中央制御装置に送信する。

実施例以下、本発明の一実施例を図面に基づいて説明する。第
１図は本実権例の回路構成を示すブロック図、第２図は
タイムチャート図であり、複数のアナログ信号フィン（
１）から送られてくるアナログ信号は、マルチプレクサ
（２）で選択される。この選択は、タイミング発生回路
（３）から周期を指示するために発信されるＣＬＫ信号
（４）をアドレス発生回路（５）で受けて、アドレス発
生回路（５）から送信されるアドレスに基づいて行なわ
れる。そしてマルチプレクサ（２）で選択されてサンプ
ル・ホールド回路（６）に送信されるアナログ信号は、
タイミング発生回路（３）からサンプリングとホールド
の周期を指示するために発信されるＳ／Ｈ信号（７）に
同期してサンプリングとホールドを繰り返される。サン
プリングされたアナログ信号の値は、ＮΦコンバータ（
８）Ｋ送信すれる。ルウコンバータ（８）は、タイミン
グ発生回路（３）から変換開始時機を指示するために発
信される５ＴＲＴ（８号（９）に同期して、アナログ信
号の値をデジタル信号に変換し、変換終了後、終了を知
らせるＥＯＣ信号ＱＯをタイミング発生回路（３）に返
す。

このめコンバータ（８）で変換されたデジタル信号のデ
ータは、メモリ回路αυに送信される。そして、マルチ
プレクサ（２）と、アドレス発生回路（５）、！：、サ
ンプル・ホールド回路（６）と、ＮΦコンバータ（８）
　、！−で形成される変換回路＠は、タイミング発生回
路（３）から発信されるＣＬＫ信号（４）とＳ／Ｈ信号
（７）と５ＴＲＴ信号（９）に同調して、前述した変換
動作を繰り返す。

そして、変換回路（２）よりメモリ回路（ロ）に送信さ
れてくるデジタル信号のデータは、メモリ回路圓の入力
専用ボートを形成する第１バツフア（至）を介してメモ
リ（ロ）に随時書き込まれる。メモリ回路（６）は、第
１バツフア叫の他に中央制御装置（図示せず）との入出
力ポートを形成する双方性の第２バツフア（ト）を有す
るために、メモリ回路α℃は、デュアルポー）ＲＡＭで
構成されている。次にＥＯＣ信号α０を受信したタイミ
ング発生回路（３）は、式で信号αｑの周期に同期して
、Ａ／Ｄコンバータ（８）に対して５ＴＲＴ信号（９）
を発信するとともに、メモリ回路αυを制御する選択指
示回路Ｏｅの制御信号選択回路翰に対してメモリ回路（
ロ）の読み出し許可を指示する外部リードイネ−プル信
号（至）を発信する。また、タイミング発生回路（３）
は、外部リードイネーブル信号（至）を発信していない
時に、制御信号選択回路口に対してメモリ回路（ロ）の
読み出し不許可を指示するで信号αりを発信する。選択
指示回路ＱＱは、制御信号選択回路（ロ）の他に、アド
レス選択回路曽と、タイミング発生回路（３）から発信
されるＣＬＫ信号（４）を受けてデジタル信号のデータ
を害き込むアドレスをアドレス選択回路四に指示するア
ドレス発生回路（ハ）と、中央制御装置から読み出しア
ドレスを指示するためにアドレスバス＠を介して送信さ
れるアドレス信号を受信してアドレス選択回路（イ）に
指示するアドレスバッファのと、中央制御装置から制御
信号パス＠を介して送信される読み出し指示信号を受信
して制御信号選択回路αηに指示する制御バッファ（至
）とで構成されている。そして選択指示回路αＧは、中
央制御装置からの読み出し指示信号を制御バッファ（ハ
）に受信すると、制御信号選択回路αηで外部リードイ
ネーブル信号（至）を受信している時のみ、読み出し指
示信号を選択してメモリ回路（６）本読み出しを指示す
る。読み出しを指示されたメモリ回路（６）は、変換回
路□□□において変換に要する待ち時間を中央制御装置
に与えることなく、すでにメモリα４に優き込まれたデ
ータの内で、アドレスバッファ（至）に受信したアドレ
スにあるデータを読み出す。そして、第２バブフアＱ５
からデータバス（ホ）を介して中央制御装置に読み出し
たデータを送信する。この時、送信するデータは、第２
バツフア（至）の許容量内であるなら一度に複数のデー
タを送信することができる。

発明の効果以上述べたごとく本発明によれば、アナログ僧号をデジ
タル信号に随時変換してメモリ回路にむき込んでおくこ
とによシ、中央制御装置に対して、変換回路において変
換に要する待ち時間を与えることなく、シかも一度に複
数のデータを送信することができる。したがって中央制
御装置の稼働効率の向上を図ることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるタイムチャート図である。（３）・−・タイミング発生回路、（６）・・・メモリ
回路、叩・・・変換回路：　ａＳ・・・選択指示回路。代理人　　　森　　本　　義　　弘第７図、／／　　　　　　ｙ／２１２変換口路７６県仄据、Ｔ、凹４第２図［パフ−〇Ｎ

Claims

【特許請求の範囲】

１、アナログ信号をデジタル信号に随時変換する変換回
路と、変換されたデジタル信号のデータを書き込み可能
で、かつ読み出し可能なメモリ回路と、前記変換回路に
変換開始時機を指示するタイミング発生回路と、前記タ
イミング発生回路より送信される前記メモリ回路の読み
出し許可信号または不許可信号に基づいて中央制御装置
からの読み出し指示信号をメモリ回路に選択指示する選
択指示回路とを備えたことを特徴とするＡ／Ｄ変換装置
。