JPS6016660B2 - メモリのアクセス方式 - Google Patents

Description

【発明の詳細な説明】 本発明は複数種の伝送線路より成る共通バスラィンを介
して、中央処理装置（ＣＰＵ）と磁気ディスク、磁気ド
ラム等の複数のデバイス装置間の情報伝送を行なう電子
計算機システムに関し、更に詳細には、例えば共通バス
ラィンを介してメモリ装置と磁気ディスク間の情報伝送
を行なうに際し、中央処理装置を介さずメモリ装置、磁
気ディスク間で直接伝送するＤＭＡ（ＤｉｒｅｃｔＭｅ
ｍｏりＡｃｃｅｓｓ）転送の改良に関するものである。

一般に計算機システムにおけるＤＭＡ転送は第１図に示
すように複数種の伝送路を有する共通バス１を介して行
なわれている。すなわち第１図に示される一般的な計算
機システムにおいて中央処理袋贋（ＣＰＵ）２、メモリ
袋贋３、磁気ディスク装置４，４・・・、チャネル装置
５，５・・・は共通バスラインーを介して結合されてい
る。共通バスラィン１はデータ情報を転送するための１
バイト分の転送線路を設けたデータ（ＤＡＴＡ）バス１
１と、メモリ装置３あるいは磁気ディスク装置４等のデ
バイス装贋のアドレス情報を転送する複数の線路を設け
たアドレス（ＡＤＤＲＥＳＳ）バス１２と、バスライン
を使用するために中央処理装置２に対して要求信号を転
送するＢＵＳＲＥＱＵＥＳＴバス１３と、中央処理装置
２及び各デバイス装置よりメモリ装置３に対して情報転
送を要求する場合に中央処理装置２及び各デバイス装置
より信号を出力するＳＹＩバス１４と、メモリ装置３よ
り各デバイス菱贋あるいは中央処理装置２に確認信号Ｓ
Ｙ２を出力するＳＹ２バス１５を備えている。上記共通
バス１には前述したように中央処理装置２、メモリ装置
３及び複数のデバイス装置、例えば磁気ディスク装置４
，４…がチャネル装置５，５・・・を介して接続されて
おり、ＲＥＱＵＥＳＴの要求に対して中央処理装置２よ
り各デバイス装置にデージーチヱィン（ＤａｉｓｙＣＭ
ｉｎ）優先割込み式のバス制御を行なうよう、ＢＵＳＵ
ＳＥバス１６が優先順位に配線されており、要求を出し
ている装置の最も優先順位の高いものが受ける。また上
記共通バス１はＲＥＡＤ／ＷＲＩＴＥバス１７を有して
おり、中央処理装置２あるいは各デバイス装置より議出
し（ＲＥＡＤ）あるいは旨込みＺ（ＷＲＩＴＥ）を示す
バスラィン信号が出力され、例えば“０”であれば講出
し、“１”であれば書込みを示すようになっている。

デバイス装置とメモリ装置３との間で情報を転送する場
合は、デバイス装置よりバスを使用するために中央処理
装置２に対してＢＵＳＲＥＱＵＥＳＴバス１３に要求信
号を出力し、中央処理装置２より、この要求に対してＢ
ＵＳＵＳＥの信号がＢＵＳＵＳＥバスラィン１６に出力
され、指示したデバイス装置がバスラィン１を使用する
ことが可館となる。

続いてデバイス装置よりＳＹＩバス１４に情報転送の要
求信号を出力し、この時にデバイス装置の情報をメモリ
装置３に書込む場合には続いてＡＤＤＲＥＳＳバス１２
及びＤＡＴんゞス１１に相対的なアドレス情報とデータ
を転送する。一方メモリ装置３はＳＹＩ信号を受けて、
その確認信号をＳＹ２バスに出力し１バイトの情報の転
送が終了する。なお、メモリ装置３より情報を薪出す場
合は、ＳＹ２信号の前にＤＡＴＡバス１１データが転送
される。以上のような計算機システムにおいて、複数の
磁気ディスク装置４よりメモリ装置３に対して交互にア
クセスする場合、近年磁気ディスク装置４が高速化され
ているため、上記の動作を交互に実行すると、ＢＵＳＲ
ＥＱＵＥＳＴの時間転送が遅れ磁気ディスク装置４の速
度に転送速度が追従できなくなり、データが抜けてしま
う欠点があった。

上述した欠点を解決する手段としてデータバスを複数バ
イト分持つようにして１回のＢＵＳＲＥＱＵＥＳＴに対
して複数バイトの情報を同時に転送することが考えられ
るが、このような手段によればバスラィンが大きくなり
、また制御が複雑になる問題点がある。また従釆の計算
機システムにあっては、メモリ間との情報転送を行なう
場合、アドレス方法としてまずメモリの相対的なアドレ
スで転送し、メモリ装置内において相対アドレスをメモ
リの絶対アドレスに変換するように成しており、このア
ドレスの変換時間が転送速度を遅らせる原因にも成って
いる。

このため転送速度を上げる手段として、各デバイス菱直
においてアドレスを変換する方法が考えられるが、各デ
バイスが大がかりなものになる難点がある。

本発明は上記諸点を考慮してＢＵＳＲＥＱＵＥＳＴの頻
度を極力少なくして、全体的に見た場合の計算機システ
ムにおける転送速度を上げることを目的としたもので、
デバイス装置より複数の情報転送を連続的に行なうこと
を指示するバスラィン及び情報転送の取込み信号をメモ
リ菱魔より転送するバスラィンを設けて、一回の転送指
示によって複数の情報の転送を連続的に行なうように成
したものである。

以下図面と共に本発明の一実施例を詳細に説明する。

第２図は本発明のメモリアクセス方式を適用した計算機
システムの布概略構成を示し、第１図に示した一般的な
計算機システムのバスラィンに複数バイトの情報を連続
転送していることを示すワード（ＷＯＲＤ）線２１と、
データのストロープ（ＳＴＲＯＢＥ）バス２２を追加し
て、１回のＢＵＳＲＥＱＵＥＳＴに対してワード線２１
をオンにし更にストロープ線２２にストローブ信号を出
力して、複数バイトの情報を連続的に転送させて計算機
システム全体の転送速度を上げると共に、バスラィンの
実装面を改良したものである。

第３図及び第４図は第２図におけるデバイス装置のチャ
ネル装置５及びメモリ装置３の詳細なブロック構成図を
示し、第５図イ及び口はその動作説明のための信号波形
図を示し、各信号波形の低レベル“Ｌ”が論理信号“１
”に対応している。

また第５図イはデバイス装置からメモリ装置へのデータ
の書込み時の信号関係を示し、同図口はメモリ装置から
デバイス袋贋へのデータの読出し時の信号関係を示し、
同図中記号◎，◎■はそれぞれ中央処理装置２、デバイ
ス装置４，５、メモリ装置３から導出される信号に付さ
れている。第３図において、各バスラィンに接続された
Ａ，〜Ａ，４は受信増幅回路及び送信増幅回路を示し、
バスラィンを駆動するためのものである。フリップフロ
ツプ（以下ＦＦと略す）３０はチャネル装置がバスラィ
ン１を使用する時に要求信号を出力するため、計算機装
置の制御部（図示せず）より出力されるＲＦＱＵＥＳＴ
信号によってセットされ、該ＦＦ３０のセット出力はＢ
ＵＳＲＥＱＵＥＳＴバス１３は出力されて中央処理装置
２に転送される。

一方中央処理装置２からは第５図ａ，ｂ，１，ｉに示す
ように上記したＲＥＱＵＥＳＴ信号に応答してバス使用
の許可信号であるＢＵＳＵＳＥ信号がデージーチェィン
構成のＢＵＳＵＳＥライン１６に出力され、このＢＵＳ
ＵＳＥ信号がィンバータ３２を介して後述するＦＦ３４
のセット出力によって開成されるアンドゲ−ト３１に供
給され、またＦＦ３０のセット出力によって開成される
アンドゲート３３に供孫暮されると共にＦＦ３０のリセ
ット出力によって開成されるアンドゲート３５に供艶台
されている。

今チャネル装置５がＲＥＱＵＥＳＴ信号を出力しておれ
ばＦＦ３０がセットされているため、ゲート３３が開成
し、該ゲート３３の出力によってＵＳＥＦＦ３４がセッ
トされる。

またＦＦ３０がリセット状態にあれば、ゲート３５が開
成し、ＵＳＥ信号がバス１６を介して次段の装置へ導出
される。ＵＳＥＦＦ３４のセット出力は後述する論理手
段に供給されると共にゲート３１に供給されてＦＦ３０
がリセツトされる。ＷＯＲＤＦＦ３７はチャネル装置５
とメモリ装置３間のデータ転送が複数バイトのときにセ
ットされてＷＯＲＤバス２１に信号を出力して複数バイ
ト連続転送を指示し、データ転送が残り１バイトであれ
ばリセットされる。なお本実施例においては２バイト転
送の場合の例を示している。上記ＷＯＲＤＦＦ３７はア
ンドゲート３６の出力によってセットされオアゲート３
８の出力によってリセットされる。ゲート３６はＦＦ３
４がセットされている時に有効となり、制御部（図示せ
ず）より出力されるＷＳ信号によって開かれＦＦ３７を
セットする。またゲート３８は制御部より出力されるＷ
Ｒ信号または後述するＳＹ２信号によって開かれ、ＦＦ
３７をリセットする。ＷＳ信号はチャネル装置５とメモ
リ装置３間のデータ転送において、何バイトの情報を転
送するかが中央処理装置２より指示され、この指示され
たバイト数をバイトカウントして２バイト以上であれば
出力される信号である。またＷＲ信号はバイトカウント
の結果、残りが１バイトであれば出力される信号である
。（第５図の信号波形ｃ，ｋ参照）遅延回路３９はカウ
ンタ等から構成され、上記ＵＳＥＦＦ３４のセット出力
を遅延させてＳＹＩＦＦ４０のセット入力端に導入し、
該ＳＹＩＦＦ４０はＳＹＩバス１４に第５図の波形ｆ，
ｎに示すＳＹＩ信号を出力する。

またＳＹＩＦＦ４０は後述するメモリ装置３より出力さ
れる確認信号であるＳＹ２信号によってリセットされる
。ＦＦ４１はメモリ装置３への議出し（ＲＥＡＤ）ある
いは書込み（ＷＲＩＴＥ）を示すもので中央処理装置２
からの指示によってＷＲＩＴＥであればセットされ、Ｒ
ＥＡＤであればリセットされる。

ＦＦ４１のセット出力はアンドゲート４２に供給され、
ＵＳＥＦＦ３４がセット状態にあればアンドゲート４２
が開成されてＷＲＩＴＥバス１ ７にＷＲＩＴＥ信号が
出力される。データバッファ５５は１バイトのデータを
一時記憶し、ゲート５２１〜５２ｎを介して情報が入力
され、アンドゲート５３１〜５３ｎ，５４１〜５４ｎに
それぞれ記憶情報が出力される。データバッファ５５へ
の情報の取込みはゲート４９の出力信号の立下りによっ
て取込まれる。入力ゲート５０１〜５０ｎはＦＦ４１の
リセット出力によって開成され、ＤＡＴＡＢＵＳＩＩよ
り入力されるデータが入力ゲート５０１〜５０ｎを介し
てデータバッファ５５に供給される。また入力ゲート５
１１〜５１ｎはＦＦ４１がセットされている聡、換言す
ればＷＲＩＴＥ時に開成され、デバイス装置、例えば磁
気ディスク４より出力されるデータがデータ制御部５６
を介して入力ゲート５１１〜５１ｎに入力されてデータ
バッファ５５に取込まれる。データバッファ５５の出力
側に接続されたゲート５３１〜５３ｎは、ＦＦ４１及び
ＦＦ３４が共にセットされているときに関成するアンド
ゲート４３の出力によって有効化されて、データバッフ
ァ５５の出力データがデータバス１１に出力される。ゲ
ート５４１〜５４ｎはＦＦ４１がセットされているＲＥ
ＡＤ時に、メモリ装置３から転送されデータバッファ５
５に一時記憶されているデータがデータ制御部５６に供
給されてデバイス装置（例えば磁気ディスク装置）に記
録される。

データバッファ５５へのデータの取込みを指示する取込
み信号を出力するオアゲート４９には、ＦＦ３４及びＦ
Ｆ４１がセット状態にあるＷＲＩＴＥ時に開くアンドゲ
ート４５の出力が遅延回路４１を介して入力され、また
ＦＦ４１がリセツトしているＲＥＡＤ時にメモリ装置３
からの確認信号ＳＹ２信号あるいはメモリ装置３からの
ＳＴＲＯＢＥ信号によって開くゲート４８の出力が入力
される。なおＳＹＩ信号を出力する遅延回路３９の遅延
時間は遅延回路４ Ｚ７の遅延時間より長い時間に設定
されている。上記アンドゲート４５の出力はデータ制御
部５６に入力されデータ制御部５６からのデータの導出
を指示する。またＦＦ３４のセット出力及びＦＦ４１の
リセット出力の入力されるアンドゲート５７のＺ出力に
よってデータ制御部５６へのデータの取込みが指示され
る。メモリ装置３をアドレスするためのアドレス情報を
一時的に記憶するアドレスバッファ５９はデバイス装置
のアドレス制御部６３から出力される２アドレス情報を
入力して記憶する。

更にその記憶情報をゲート６０１〜６０ｎを介してＡＤ
ＤＲＥＳＳＢＵＳ１２に出力する。上記アドレスバッフ
ァ５９はＦＦ３４のセット出力を遅延回路５８によって
遅延させた出力の立下がりによってデータを取２込む。
（第５図信号波形ｄ，ｅ，１，ｍ参照）。メモリ装置３
から出力されるＳＴＲＯＢＥ信号はアドレス制御回路６
３に供給され、２バイト目のデータのＲＥＡＤ，ＷＲＩ
ＴＥを行なうべき制御が行なわれ、２バイト目のアドレ
スは転送されない。３またＳＴＲＯＢＥ信号はゲート４
６に供給され、前述したようにデータバッファ５５にデ
ータを取込むように動作する。

次にメモリ装置３の詳細な構成について説明する。

第４図において、データバスの制御回路６４ ３はデー
タバス１１へのデータ転送の制御を行なうものであり、
第３図における論理ブロックＡと略同様の構造を有して
いる。またアドレスバス１２の制御回路６５は第３図に
おける論理ブロックＢと略同様の構造を有している。更
にＲＥＱＵＥＳＴ卒バス１３及びＵＳＥバスの制御回路
６６は第３図における論理ブロックＣと略同様の構造を
有している。メモリ装置及びメモリ制御回路６７はメモ
リのアドレス回路及びメモリの議出し回路、書込み回路
を含み、更に相対アドレスを絶対アドレスに変換する回
路等を含んでいる。

ＲＥＡＤ・ＷＲＩＴＥバス１７の信号はメモリ制御回路
６７に導入され信号が“１”であれば書込み動作を実行
し、“０”であれば議出し動作を実行する。またこのメ
モリ制御回路６７はデータ転送の指示信号であるＳＹＩ
信号によって動作可能となる。アンドゲート７２はチャ
ネル装置からのＳＹＩ信号及び２バイトの情報転送を指
示するチャネル装置からのＷＯＲＤ信号の入力によって
有効となり、更にメモリ制御袋贋６７が議出しあるいは
書込みが可能になった状態を示す信号（これは相対アド
レスから絶対アドレスの変換する時間等が含まれた時間
後に出力される）によって信号線９０が“１”出力とな
り、核信号によってゲート７２が開き、ワンショット回
路７１を動作させ、該ワンショツト出力はＳＴＲＯＢＥ
バス２２にストロープ信号として出力される（第５図信
号波形ｇ，ｏ参照）。

更にワンショット回路７１の出力は２バイトの情報転送
の先頭の１バイトの情報を転送したことを示すＦＦ７６
をセット状態にすると共に遅延回路６９を動作させ、ワ
ンショット出力を遅延させた出力がカウントアップ回路
７０に導入される。該カウントアップ回路７０‘まメモ
リ制御回略６７のメモリアドレスをカウントアップさせ
るように動作し、遅延されたワンショット出力によって
カウントアップして次のアドレスを指示する。なおこの
時にはアドレス回路において絶対アドレスで記憶してい
るため、相対アドレスから絶対アドレスに変換させる必
要がない。またこのストロープ信号はオアゲート６８を
介してメモリ制御回路６７に供聯合され、メモリ装置へ
の書込みのストローブ信号と成る。アンドゲート７３は
ＳＹＩ信号及びＷＯＲＤ信号のィンバート出力によって
有効となり、メモリ装置６７からの信号線９０の出力に
よって開き、ワンショット回路７７を動作させて該ワン
ショット回路７７より確認信号ＳＹ２をＳＹ２バス１５
に出力する。

アンドゲート７４はＳＹＩ信号、ＷＯＲＤ信号及びＦＦ
７６のセット出力によって有効となり、メモリ装置６７
からの信号線９０の出力によって開き、ワンショツト回
路７７を動作ざせて談ワンショット回路７７より確認信
号ＳＹ２をＳＹ２バス１５に出力する。該ＳＹ２信号は
ＦＦ７６をリセットすると共に上記オアゲート６８に入
力して書込みのストロープ信号として用いられる。次に
動作について説明する。

複数のデバイス装置のうちの１つの装置よりＲＥＱＵＥ
ＳＴ信号がバスライン１ ３上に出力されると、中央処
理装置２よりバスライン１６上にＵＳＥ信号が出力され
、ＵＳＥＦＦ３４がセットされる。

また現在のデータ転送が何バイトの情報かによって例え
ば複数バイトの情報であれば、ＦＦ３７がセットされＷ
ＯＲＤ信号が出力される。更にメモリ装置３への議出し
（ＲＥＡＤ）動作かあるいは書込み（ＷＲＩＴＥ）動作
によって、ＲＥＡＤ・ＷＲＩＴＥ信号がバスライン１７
上に出力され、ＷＲＩＴＥの場合であればＦＦ４１がセ
ットされ、ＲＥＡＤ・ＷＲＩＴＥ信号が“１”を出力す
る。データ制御部５６はゲート４５の出力によりＷＲＩ
ＴＥカミチ旨示され、ゲート５１ １〜５１ｎに転送し
ようとするデータが供給され、更にアドレス制御部６３
よりメモリ装置３へ書込みをしようとする相対アドレス
情報をアドレスバッファ５９に記憶する。データバッフ
ァ５５はゲート４５の出力を遅延回路４７によって遅延
させたゲート５２１〜５２ｎより入力されたデータを記
憶する。またこの入力記憶されたデータはゲート５３１
〜５３ｎを介してＤＡＴＡバス１１上に出力される（第
５図ｄ，ｅ信号波形）。更に続いてＵＳＥＦＦ３４の出
力を遅延させた出力によってＦＦ４０をセットさせ、該
ＦＦ４０のセット出力をＳＹＩバス１４にＳＹＩ信号と
して出力させる。（第５図ｆ）。メモリ装置３はＳＹＩ
信号によりメモリ装直３の書込みが可能と成り、上記し
たＤＡＴＡバス１ １上に出力されたデータとアドレス
情報が制御回路６４，６５を介してメモリ制御回路６７
に供歌貧され、相対アドレスが絶対アドレスに変換され
る。この変換が終了してメモリ装置３への書込みが可能
と成ると信号線９０に信号“１”が出力され、アンドゲ
ート７２が開き、ワンショツト回路７１が動作してスト
。ーブ信号がバス２２上に出力され、この信号によって
メモリ装置３は転送されたデータを指定されたアドレス
位置に記憶する。更に１バイト目のデータが転送された
ことを示すＦＦ７６がセットされる。また上記ストロー
ブ信号はチャネル装置５に送られ、２バイト目のデー夕
が磁気ディスク装置４より謙出され、該データがデータ
バッファ５５に記憶される。次に２バイト目のデータが
データバス１１上に出力され、メモリ装置３に供繋台さ
れる。メモリ装置１３は２バイト目のデータの転送を受
けて、メモリ制御部６７より誓込み可能となると信号線
９０に信号“１”出力されてゲート７４が開き、ワンシ
ョツト回路７７が動作されてＳＹ２信号がバスラィン１
５に出力される。同時にＳＹ２信号はＦＦ７６をリセッ
トすると共にメモリ制御回路６７に供給され、メモリ装
置にデータが記憶される。また該ＳＹ２信号によってＦ
Ｆ４０，３７，３４がそれぞれリセットされて複数バイ
トのデータ転送が完了する。次に議出し動作について説
明する。

議出し動作の場合は制御部からのＲＥＡＤ信号によって
ＦＦ４ １がリセットされ、ＷＲＩＴＥ ＢＵＳ１７の
出力が“０”となる。

一方アドレスバッファ５９より書込み時と同様にメモリ
袋贋３から謙出すべき相対アドレスがアドレスバス１２
に出力される。メモリ菱鷹１３はアドレス情報を受けて
メモリ制御回路６７において相対アドレスを絶対アドレ
スに変換し、アドレスされたデータがメモリ装置３より
謙出され、データバス制御回路６４を介してデータバス
１１上に出力され、チャネル装置５に転送される。更に
信号線９０‘こ信号“１”が出力されてゲート７２、ワ
ンショツト回路７１を介してストロープ信号が出力され
、アドレスがカウントアップされると共にストローブバ
ス２２に出力される。チャネル装置５はストローブ信号
によりゲート５１１〜５１ｎを介してデータバッファ５
５に転送された釆たデータを記憶し、そのデータがアド
レスしていた磁気ディスクにゲート５４１〜５４ｎを介
して転送記憶される。続いて２バイト目のデータがメモ
リ装置３より読出されチャネル装置５に転送され、更に
ＳＹ２信号が出力されて２バイト目のデータが磁気ディ
スク４に記憶され、ＳＹ２信号によって転送が完了する
。以上のようにして２バイトのデータの連続転送が行な
われる。なお実施例においては２バイトのデータの連続
転送としたがシステムのクロックによって更に増加させ
てもよい。

またバス制御は中央処理装置２に持つようにしている力
潟川こ設けるようにしてもよい。以上述べた通り、本発
明のメモリアクセス方式によればデバイス装置に複数バ
イトの情報転送を連続的に行なうことを指示するための
信号を発生する第１の発生手段を設けると共にメモリ袋
直に、転送されてきた１バイト情報の取込みに応答して
取込み信号を発生する第２の発生手段を設け、更に前記
デバイス装置とメモリ装置間に、上記デバイス装置の第
１の発生手段からの信号を上記〆モリ装置へ転送するた
めまた上記〆モリ装置Ｚの第２の発生手段からの取込み
信号を上記デバイス装置へ転送するためのバスラィンを
夫々形成し、上記〆モリ装置とデバイス装置間の情報転
送を中央処理装置を介さず直接転送させるに際し、前記
デバイス装置とメモリ装置間で上記第１の発Ｚ生手段か
らの信号と第２の発生手段からの取込み信号との送受に
基づいて一回の転送指示によって複数の情報の転送を連
続的に行なうようにしたものであり、その結果複数バイ
トのデータを効率よ ／く連続転送することができ、安
価で且つ高速度のメモリアクセスが実現可能となる。

【図面の簡単な説明】

第１図は一般的な計算機システムの構成を示すブロック
図、第２図は本発明のメモリアクセス方式を適用した計
算機システムの概略構成を示すブロック図、第３図及び
第４図は第２図におけるチャネル装置及びメモリ装置の
詳細なブロック構成図、第５図イ及び口はその動作説明
のための信号波形図である。 １・・・・・・共通バス、２・・・・・・中央処理装置
、３・・・・・・メモリ装置、４……磁気ディスク、５
・・・・・・チャネル装置、２１・…・・ワードバス、
２２・・・・・・ストローブバス。 第１図 第２図 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置、メモリ装置、デバイス装置間等を共
   通バスを介して情報転送を行なう計算機システムに於て
   、前記デバイス装置に、複数バイトの情報転送を連続的
   に行なうことを指定するための信号を発生する第１の発
   生手段を設けると共に前記メモリ装置に、転送されてき
   た１バイト情報の取込みに応答して取込み信号を発生す
   る第２の発生手段を設け、前記デバイス装置とメモリ装
   置間に、上記デバイス装置の第１の発生手段からの信号
   を上記メモリ装置へ転送するためまた上記メモリ装置の
   第２の発生手段からの取込み信号を上記デバイス装置へ
   転送するためのバスラインを夫々形成し、上記メモリ装
   置とデバイス装置間の情報転送を中央処理装置を介さず
   直接転送させるに際し、上記デバイス装置とメモリ装置
   間で上記第１の発生手段からの信号と第２の発生手段か
   らの取込み信号との送受に基づいて１回の転送指示によ
   つて複数の情報の転送を連続的に行なうように成したこ
   とを特徴とするメモリのアクセス方式。