JPS63308782A - 高速転送バブルファイルメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 バブルメモリ素子をパラレル駆動して大容量の転送ブロ
ックバイト単位でデータの入出力を行える高速転送バブ
ルファイルメモリ装置において、バブルファイルメモリ
に対する上記転送ブロックバイト単位の入出力データは
入出力データバッファに一時記憶させ、該バッファとホ
ストとの間のデータ転送を入出カバソファ上のアドレス
を前記転送ブロックバイト数以下のホストからの希望の
転送ブロックバイト単位に分割して高速に行わせる手段
を有することにより、バブルファイルメモリ側の転送ブ
ロックバイト数をホスト側の転送ブロックバイト数に合
せる必要がなく、任意の転送ブロックバイト単位でホス
トとの間で高速データ転送を行うことのできる高速転送
バブルファイルメモリ装置である。

〔産業上の利用分野〕

本発明は、バブルメモリ素子をパラレル駆動して大容量
の転送ブロックバイト単位でデータの入出力を行う高速
転送バブルファイルメモリ装置に係り、特にホスト側か
ら任意の転送ブロックバイト数を指定することのできる
高速転送バブルファイルメモリ装置に関する。

〔従来の技術〕

磁気バブルメモリ装置の性能が進歩するにつれ、外部記
憶装置としての大容量性、高速性が要求されている。こ
の要求を満たすために、複数のバブルメモリデバイスを
パラレル駆動させることにより、一度に大容量のデータ
を高速に入出力させることが考えられる。

第４図に、上記考えに基づ（従来例の動作原理図を示す
、同図において、ＬＭ（メガ）ビットデバイスをＡ、　
Ｂ、　Ｃ，Ｄの４つ１組で実装した４Ｍビットバブルメ
モリデバイスを１−１〜１−１６の１６個構成にしたバ
ブルファイルメモリデバイス１は、１Ｍビットデバイス
を１単位として＃０〜＃６３までの６４個のパラレル駆
動を行う　（なお、センス回路及びファンクション・駆
動回路は省略しである）。これにより入出力されるシリ
アルデータ４は入出力データバッファ２に一時記憶され
、これを介してホスト３との間でバイト単位などのパラ
レルデータ５としてやりとりされる。

第５図に、第４図のシステムのデータ構成を示す。１−
ＩＡ〜１−１６Ｄの各１Ｍビットデバイスは、各々ＪＯ
−１５８３の磁気バブルのマイナーループ構成となって
おり、全ループが同期して動作する。そのため、１回の
アクセスによって入出力されるシリアル入出力データ４
は、同図斜線６に示すように　５８４ビツトＸ　６４−
７３バイト×６４となる。実際には、各デバイス１−Ｉ
Ａ〜１−１６Ｄにはデバイスの歩留まりを考慮して７１
本（残り１ビツトはＥＣＣビットとして使用）の冗長ル
ープが含まれているため、シリアル入出力データ４に対
して各デバイス毎に予め記憶しである７１本の冗長ルー
プを除く処理、すなわち不良ループ処理７が行われ、６
４バイ）　Ｘ　６４−４０９６バイトが有効なデータと
なる。なお、第４図においては不良ループ処理を行う手
段は省略しである。上記の結果、第４図の入出力データ
バッファ２に一時記憶されるデータ数は４０９６バイト
となり、これがホスト３からの１回のアクセスでやりと
りされるデータ量となる。また、各１Ｍビットデバイス
１−ＩＡ〜１−１６Ｄの各ループ１０−ｊ！５８３は２
０５３個の磁気バブルを含んでおり、従って第４図のバ
ブルファイルメモリデバイス１で処理できるデータ量は
、４０９６バイトを１ペ一ジ単位として２０４８ペ一ジ
分となる（５ペ一ジ分はデータページとして使用しない
）。上記のように、１回のアクセスにより処理されるデ
ータ量はデバイスの駆動パラレル数に依存したページ単
位となる。

ここで、各１Ｍビットデバイス１−ＩＡ〜１−１６Ｄか
らの出力データは特には図示しない各々のセンス回路に
入力され、各センス回路において、出力のタイミングを
ずらしながらシリアル入出力データ４として高速に送り
出される（入力データの場合はファンクション回路にて
同様に行う）。

このためバブルファイルメモリデバイス１に対するデー
タ転送時間は１つのデバイスからの転送時間と同じにな
り、パラレル駆動を行うことによる高速データ入出力が
可能となる。更に、入出カバソファ２とホスト３との間
のパラレル入出力データ５の転送は、ＤＭＡ転送などに
よりやはり非常に高速に行うことができる。

〔発明が解決しようとする問題点〕

上記第４図の従来例においては、１回のアクセスで入出
力されるデータの単位、すなわち転送ブロックバイト数
は、駆動パラレル数に比例した数（第５図では４０９６
バイト）となっており、従ってホストとの間で転送され
るデータ数もそれと同じ単位に固定される。しかし実際
には、ホスト側が上記のように大容量の転送ブロックバ
イト数を許す場合は少なく、例えば２５６バイト、　５
１２バイトなどが標準となっている。このような条件で
第４図のシステムを用いる場合には、バブル側の駆動パ
ラレル数を４又は８個に落として転送ブロックバイト数
を６４バイトＸ４　　（８）　　−２５６（５１２）バ
イトにしなければならなかった。第４図の従来例では、
前記したように駆動パラレル数を変えても１ペ一ジ分の
データ転送時間は変わらないため、結局転送ブロックバ
イト数を下げた分だけデータ転送効率が悪くなってしま
い、パラレル駆動による効果がホスト側の制限により低
減され、高速転送ができなくなってしまうという問題点
を有していた。

本発明は上記問題点を解決するために、バブルファイル
メモリデバイスと入出力データバッファとの転送ブロッ
クバイト数は大きくとったまま、ホストからの希望の転
送ブロックバイト単位で入出力データバッファ上のデー
タを分割してホストとの間のデータ転送を行うことによ
り、バブルファイルメモリデバイス側の転送ブロックバ
イト数をホスト側の転送ブロックバイト数に合せる必要
がなく、任意の転送ブロックバイト単位でホストとの間
の高速データ転送を行うことを可能とする高速転送バブ
ルファイルメモリ装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、第１図に示す基本構成を有する。すなわち、
パラレル駆動可能なバブルファイル記憶手段８、入出力
データバッファ手段９、ホスト１２からの第２の指定ベ
ージ１７を入力して第１の指定ページ１６に変換して前
記記憶手段８へ出力し入出力データバッファ手段９との
間でデータの入出力を行わせる転送ブロックページ制御
手段１０、及び第１の指定ベージ１６と第２の指定ベー
ジ１７から入出力データバフフプ手段９上のアドレスを
演算し、ホスト１２との間でデータ転送を行わせるバッ
ファ入出力制御手段１１を有する。

（作　　用） 上記構成において、まず、バブルファイル記憶手段８と
入出力データバッファ手段９との間のデータの入出力は
、バブルファイル記憶手段８内の複数のバブルメモリ素
子をパラレル駆動して第１の大容量の転送ブロックバイ
ト単位で行われる。

次に、ホスト１２から転送ブロックページ制御手段１０
に、前記第１の転送ブロック単位以下の第２の転送ブロ
ックバイト単位で指定された第２の指定ベージ１４が入
力すると、同手段１０は第２の指定ベージ１４を第１の
転送ブロックバイト単位上の第１の指定ベージ１３に変
換し、バブルファイル記憶手段８に出力する。

そしてリード時には、まず上記第１の指定べ一ジで指定
される第１の転送ブロックバイト数のデータを、バブル
ファイル記憶手段８をパラレル駆動させて入出力データ
バッファ手段９に高速に読み出す。続いて同手段に読み
出されたデータのうち、ホスト１２から指定された第２
の指定ページ１４を先頭として第２の転送ブロックバイ
ト数に対応する部分を、入出力データバッファ手段９か
らホスト１２へ高速に読み出す。この場合、同バッファ
上の先頭アドレスから第２の転送ブロックバイト数分の
アドレス指定は、バッファ入出力制御手段１１が第１の
指定ベージ１３及び第２の指定ページ１４を用いて行う
。

次にライト時には、バブルファイル記憶手段８から入出
力データバッファ手段９にリード時と同様に対応するア
ドレスページのデータを読み出した後、第２の指定ペー
ジ１４から第２の転送ブロックバイト数分のアドレスを
リード時と同様に指定してホスト１２から入出カバソフ
ァ手段９にオーバーライドし、同バッファ全体をバブル
ファイル記憶手段８の同じアドレスに書き込む。

以上の動作において、バブルファイル記憶手段８と入出
力データバッファ手段９の間の第１の転送ブロックバイ
ト数に対して、ホスト１２と同バフファの間の第２の転
送ブロックバイト数は自由に設定でき、また、次のペー
ジをアクセスする時もバッファ上に対応するアドレスが
あれば、ホスト１２と同バッファ間の転送を第２の転送
ブロックバイト単位で高速に行うことができる。

〔実　施　例〕

以下、本発明の実施例について詳細に説明を行う。

第２図は、本発明の実施例の構成図である。バブルファ
イルメモリデバイス１５は、ＩＭ（メガ）ビットデバイ
スをＡ、Ｂ、Ｃ，Ｄの４つ１組で実装した１６−１〜１
６−１６の１６個の４Ｍビットバブルメモリデバイスと
、各々に対応して接続される１６個のファンクション・
駆動回路１７−１〜１７−１６、及びセンス回路１８−
１〜１８−１６によって構成される。バブルメモリコン
トローラ１９において、入出力インターフェース回路２
７はホスト２８と接続され、また、コントロール回路２
３、入出力データバッファ２６に接続される。コントロ
ール回路２３には、タイミングジェネレータ回路２２、
シーケンサ回路２ｂ、入出力データバッファ２６が接続
される。シーケンサ回路２０にはタイミングジェネレー
タ回路２２が接続され、また、アドレス設定回路２４、
初期値３０、オーバーフロー信号２９を介してデータバ
イトカウンタ２５が接続される。アドレス設定回路２４
からのバンファ内アドレス３１は入出力デーツバソファ
２６上のアドレスを指定する。一方、タイミングジェネ
レータ回路２２はファンクション・駆動回路１７−１〜
１７−１６に接続され、コントロール回路２３からのフ
ァンクションセレクト信号３２もファンクシタン・駆動
回路１７−１〜１７−１６に入力し、同回路２３からの
センスセレクト信号３３はセンス回路１８−１〜１８−
１６に入力し、逆にセンス回路１８−１〜１８−１６か
らのセンス出力信号３４はコントロール回路２３に入力
する。

上記構成において第１図と第２図の対応関係は、８→１
５．９→２６．１０→２１．１１→１１．１２−２８と
なっている。

次に、上記実施例の動作につき説明を行う。まず、バブ
ルファイルメモリデバイス１５において、ファンクショ
ン・駆動回路１７−１〜ｌ’１−１６は各４Ｍビットバ
ブルメモリデバイス１６−１〜１６−１６の各ＩＭビッ
トデバイスＡ−Ｄ内のジェネレータ（バブル発生器）、
スワンプゲート（データ書き込み時のメジャーライン上
の新しいバブルとマイナーループ上の古いバブルの交換
ｒ５）リプリケートゲート（データ読み出し時のマイナ
ーループ上のバブルをメジャーループ上にコピーする複
製器）、ディテクタ（メジャーループ上に読み出された
バブルの検出器）などを動作させるための定電流パルス
を発生する回路であり、駆動回路はバブルメモリに回転
磁界を与える回路である。センス回路１８−１〜１Ｂ−
１６は上記各デバイスのディテクタによって検出された
信号を増幅、２値化し、シリアルデータとして読み出す
回路である。次に、バブルメモリコントローラ１９にお
いて、入出力インターフェース回路２７は、ホスト２８
との間で入出力される全ての信号のインターフェースで
ある。シーケンサ回路２０は、ホスト２８からのコマン
ドを解析するためのマイクロプログラムを備えたＰ−Ｒ
ＯＭ　（特には図示。

せず）を有しており、各コマンドを解析することにより
デバイスのスタート、ストップ、バブル発生、検出、複
製、交換、及びデバイスの同期動作などの命令と対応す
る内部信号をタイミングジェネレータ回路２２、及びコ
ントロール回路２３に出力する。タイミングジェネレー
タ回路２２は、シーケンサ回路２０からの各命令信号に
従ってファンクション・駆動回路１７−１〜１７−１６
を駆動させるための全てのタイミングクロックを作る回
路であり、また、書き込み時にはコントロール回路２３
を介して入出力バッファ２６からの書き込みデータに対
応した書き込みクロックを発生する。コントロール回路
２３は、ファンクション・駆動回路」７−１〜１７−１
６をパラレル駆動させるためのファンクションセレクト
信号３２を出力するほか、センス回路１８−１〜１８−
１６をタイミングをずらして選択し、シリアルデータを
得るためのセンスセレクト信号３３　（これは複数の信
号線より構成される）を出力する。また、センス出力信
号３４として得られる読み出しシリアルデータに対して
不良ループ処理、誤り訂正などを行った後、バイト単位
のパラレルデータに交換して入出力データバッファ２６
に書き込み、逆に同バフファからの出力パラレルデータ
をシリアルデータに交換し、不良ループ処理を行った後
、タイミングジェネレータ回路２２からファンクション
・駆動回路１７−１〜１７−１６を介してシリアルデー
タの書き込みを行う。アドレス設定回路２４、データバ
イトカウンタ２５、転送ブロックページ変換部２１につ
いては後述する。

次に、上記各回路を用いたリード時の動作について説明
を行う。バブルファイルメモリデバイス１５は基本的に
は第４図の従来例と同じ構成であり、したがって入出力
データの構成は第５図と同じである。すなわち、リード
時においては、各４Ｍビットバブルメモリデバイス１６
−１〜１６−１６の各１ＭビットデバイスＡ−Ｄ、合計
＃０〜＃６３の６４個が同期して並列動作し、各デバイ
スのマイナーループ（第５図参照）上の各データがセン
ス回路１８−１〜１８−１６　　（特には図示せず）に
読み出される。この時の全データ数は、第５図と同様に
　５８４ビツトＸ　６４＝　７３バイト×６４である。

次に、これらのデータはコントロール回路２３からのセ
ンスセレクト信号３３に従って、センス出力信号３４の
シリアルデータとしてコントロール回路２３に高速に順
次読み出される。そして同回路において第５図と同様の
不良ループ処理、及びシリアルデータからバー（ト毎の
パラレルデータへの変換が行われ、６４バイｔ−ｘ　６
４−４０９６バイトの出力データとして入出力データバ
ッファ２６に格納される。

上記構成のバブルファイルメモリデバイス１５は、上記
４０９６バイトを１ページとして第５図と同様に２０４
８ページ、１６進で表わすと０−０７ＦＦページまであ
る。この１ページの単位をバブルメモリ内転送ブロック
バイトと呼ぶことにする。これに対して、ホスト２８と
入出力データバッファ２６との間のデータ転送の単位は
、バブルメモリ内転送ブロックバイト単位（−４０９６
バイト）に対して独立してそれ以下に設定でき、例えば
５１２バイト単位である。これを対ホスト転送ブロック
バイト単位と呼ぶことにする。ここで、バブルメモリ内
転送ブロックバイト単位及び対ホスト転送ブロックバイ
ト単位は、第１及び第２の転送ブロックバイト単位と呼
ぶことができる。この場合、ホスト２８から見たバブル
ファイルメモリデバイス１５のページアドレスは、前記
バブルメモリ内転送ブロックバイト単位のページ構成に
対応して、第３図のＯ〜３ＦＦＦページに割り当てられ
る。

これにより、リード時にはホスト２８から第３図θ〜３
ＦＦＦページのうち１ページのページアドレスが入力す
る。これは第２の指定ページ１４に対応する。この場合
、シーケンサ回路２０内の転送ブロックページ変換部２
１において、上記ページ指定に対応するバブルメモリ内
転送ブロック単位のページが計算される。これは第１の
指定ページ１３に対応する。今、ホスト２８からの指定
ページがＩＢページであるとすると、それに対応するバ
ブルメモリ内のページは第３図に示すように３ページ目
となる。これにより、該ページがタイミングジェネレー
タ回路２２から各ファンクシラン・駆動回路１７−１〜
１７−１６、及びコントロール回路２３からのセンスセ
レクト信号３３を介して、３ページ目のデータがシリア
ルデータであるセンス出力信号３４として読み出され、
前記した動作により入出力データバッファ２６に格納さ
れる。この結果、入出力データバッファ２６内の３ペー
ジ目の４０９６バイトの対ホスト転送ブロックバイト単
位のページ構成は、第３図に示すように１８〜ＩＦペー
ジとなる。

次に、シーケンサ回路２０内の転送ブロックページ変換
部２１において対応づけられた対ホスト転送ブロックバ
イト単位のページ指定−ＩＢページと、バブルメモリ内
転送ブロックバイト単位のページ指定−３ページの関係
から、入出力データバッファ内のＩＢページの格納され
ているバッファ内アドレスの先頭アドレス＄　０６００
　（第３図）が計算され、アドレス設定回路２４に設定
される。

そして、データバイトカウンタ２５には対ホスト転送ブ
ロックバイト数−５１２がセットされる。次に、コント
ロール回路２３からホスト２８にデータ転送要求信号３
２が出力され、ホスト２８からの応答信号３２に従って
データバイトカウンタ２５がデクリメントされると同時
にアドレス設定回路２４からのバッファ内アドレス３１
が＄　０６００からインクリメントされることより、入
出力デーツバソファ２６内の前記ＩＢページに対応する
データが読み出され、ホスト２８へ高速転送される。

５１２バイトの転送が行われるとデータバイトカウンタ
２５からオーバーフロー信号２９がシーケンサ回路２０
に出力され転送を終了する。

以上のように、本発明においては〉イブルファイルメモ
リデバイス１５と入出力データバイトァ２６との間のデ
ータ転送は、例えば６４個のデバイスのパラレル駆動に
依存した転送ブロックバイト単位−４０９６バイトで行
われるが、ホスト２８と同バッファ２６との間のデータ
転送は、上記単位に関係なくそれより小さい転送ブロッ
クバイト単位−５１２バイトで行われる。そして入出力
データバッフ１２６の対応する部分のみが読み出される
。

今、例えば５１２バイトの転送ブロックバイト単位のデ
ータ転送において、１８−ＩＣページのマルチページ転
送を行う場合には、従来はバブルファイルメモリデバイ
スと入出力データバッファの間のデータ転送において、
６４個のパラレル駆動ができず８個のパラレル駆動で５
１２バイト単位に落としていたため、上記５ペ一ジ分の
転送を行うためには５回のアクセスを繰り返す必要があ
り、１回のアクセスを例えば５　ｍ５ｅｃとすると全体
で、６ｍ５ｅｃＸ　５　＝　３０ｍ５ｅｃと、入出カバ
ソファからホストへの５ペ一ジ分の転送時間がかかって
いた。これに対して本発明によれば、１回のアクセスで
入出力データバッファ上にホストからみて複数ページを
読み出せるので、第３図で１８−ＩＣページを読み出す
場合の時間は、５　ｍ５ｅｃと入出カバソファからホス
トへの５ペ一ジ分の転送時間で済むことになり、バブル
から入出カバソファへの転送時間の方がホストと入出力
データバイトァの間のデータ転送よりも大きいため大幅
に転送時間を短縮できる。

次に、書き込み時においては、読み込み時と同様の方法
でデータを書き込むバブル上のページのデータを入出力
データバッファ上に転送しておき、同バフファ上でホス
トからの書き込みデータに変更（オーバーライド）した
上で、再びバブルの同じページに書き込めばよい。

以上のように本発明においては、ホストからの転送ブロ
ックバイト単位を任意に設定することができ、ホストの
仕様に合わせられ、かつ、大容量のデータを高速に転送
することができる。なお、転送プロ°ンクバイトの指定
は、データバイトカウンタ２５に設定する初期値３０で
指定すればよい。

〔発明の効果〕

本発明によれば、駆動パラレル数を増加させバブルファ
イルメモリデバイスに対するデータアクセス量を大容量
にしたまま、ホストに対する転送ブロックバイト数を任
意に可変することができ、ホストとバブルファイルメモ
リ間の仕様の違いによるデータ転送速度の低下を防ぐこ
とができ、高速、大容量のデータ転送が可能となる。

【図面の簡単な説明】

第１図は、本発明の基本構成図、 第２図は、本発明の実施例の構成図、 第３図は、本発明の実施例の動作説明図、第４図は、従
来例の動作原理図、 第５図は、バブルファイルメモリデバイスにおける入出
力データの構成図である。 ８・・・バブルファイル記憶手段、 ９・・・入出力データバッファ手段、 １０・・・転送ブロックベージ制御手段、１１・・・バ
ッファ人出力制御手段、 １２・・・ホスト、 １３・・・第１の指定ページ、 １４・・・第２の指定ページ、 ２４・・・アドレス設定回路、 ２５・・・データバイトカウンタ、 ３１・・・バッファ内アドレス、 ３２・・・リード／ライトパルス。

Claims (1)

1. 【特許請求の範囲】 １）バブルメモリ素子をパラレル駆動して大容量データ
   の高速入出力を行う高速転送バブルファイルメモリ装置
   において、 複数のバブルメモリ素子をパラレル駆動して第１の転送
   ブロックバイト単位でデータの入出力を行うバブルファ
   イル記憶手段（８）と、 該手段に対する前記第１の転送ブロックバイト単位の入
   出力データを一時記憶する入出力データバッファ手段（
   ９）と、 ホスト（１２）からの前記第１の転送ブロックバイト単
   位以下の第２の転送ブロックバイト単位上の第２の指定
   ページ（１４）から該ページを含む前記第１の転送ブロ
   ックバイト単位上の第１の指定ページ（１３）を演算し
   、前記バブルファイル記憶手段（８）に対して前記入出
   力データバッファ手段（９）との間で該ページに対応す
   るデータの入出力を行わせる転送ブロックページ制御手
   段（１０）と、 前記第１の指定ページ（１３）内の前記第２の指定ペー
   ジに対応するバッファ内アドレスを演算し、該アドレス
   を基準にして前記ホスト（１２）と前記入出力データバ
   ッファ（９）間で前記第２の転送ブロックバイト単位の
   データの入出力を行わせるバッファ入出力制御手段（１
   １）とを有することを特徴とする高速転送バブルファイ
   ルメモリ装置。 ２）前記バッファ入出力制御手段（１１）は、前記第１
   の指定ページ（１３）内の前記第２の指定ページ（１４
   ）に対応するバブル内アドレス（３１）を設定するアド
   レス設定回路（２４）と、前記ホスト（１２）からの転
   送要求／応答信号（３２）に従って前記第２の転送ブロ
   ックバイト数を計数するデータバイトカウンタ（２５）
   とによって構成され、 前記アドレス設定回路（２４）からのバッファ内アドレ
   ス（３１）で指定される前記入出力データバッファ手段
   （９）上のアドレスに対して前記転送要求／応答信号（
   ３２）に従って前記ホスト（１２）との間でデータの入
   出力を行うことを特徴とする特許請求の範囲第１項記載
   の高速転送バブルファイルメモリ装置。 ３）前記ホスト（１２）と前記入出力データバッファ手
   段（９）との間のデータの入出力はＤＭＡ転送により行
   われることを特徴とする特許請求の範囲第１項記載の高
   速転送バブルファイルメモリ装置。