JPH0568751B2 - - Google Patents
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- Publication number
- JPH0568751B2 JPH0568751B2 JP62215613A JP21561387A JPH0568751B2 JP H0568751 B2 JPH0568751 B2 JP H0568751B2 JP 62215613 A JP62215613 A JP 62215613A JP 21561387 A JP21561387 A JP 21561387A JP H0568751 B2 JPH0568751 B2 JP H0568751B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- conversion
- microcomputer
- internal circuit
- precision
- Prior art date
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 40
- 238000010586 diagram Methods 0.000 description 7
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ−Ｄ、Ｄ−Ａコンバータ内蔵マイク
ロコンピユータ（以下Ａ−Ｄ、Ｄ−Ａ付マイコン
と称す）に関し、特に高精度Ａ−Ｄ、Ｄ−Ａ付マ
イコンに関する。
ロコンピユータ（以下Ａ−Ｄ、Ｄ−Ａ付マイコン
と称す）に関し、特に高精度Ａ−Ｄ、Ｄ−Ａ付マ
イコンに関する。
従来のＡ−Ｄ、Ｄ−Ａ付マイコンでは、Ａ−
Ｄ、Ｄ−ＡコンバータとマイコンのCPUは全く
別々に動作しており、例えばマイコンのCPUか
ら変換スタート命令が発生すると、Ａ−Ｄ、Ｄ−
Ａコンバータはすぐ変換を始め、変換時間中は
CPUは次の命令を順次行なつて行き、Ａ−Ｄ、
Ｄ−Ａコンバータの変換時間の為にCPUのロス
タイムが発生しないようになつていた。
Ｄ、Ｄ−ＡコンバータとマイコンのCPUは全く
別々に動作しており、例えばマイコンのCPUか
ら変換スタート命令が発生すると、Ａ−Ｄ、Ｄ−
Ａコンバータはすぐ変換を始め、変換時間中は
CPUは次の命令を順次行なつて行き、Ａ−Ｄ、
Ｄ−Ａコンバータの変換時間の為にCPUのロス
タイムが発生しないようになつていた。
上述した従来のＡ−Ｄ、Ｄ−Ａ付マイコンは、
Ａ−Ｄ、Ｄ−Ａコンバータが変換中に内部回路が
動作している為に内部回路の動作にともなつて貫
通電流や充放電電流が流れ、電源、接地（以下
GNDと称す）にノイズが発生する。本来、Ａ−
Ｄ、Ｄ−Ａコンバータ回路にはロジツク部の電源
ノイズからの影響を避ける為に、専用の電源端
子、GND端子を有しレイアウト的にもロジツク
回路から分離しているが、Ａ−Ｄ、Ｄ−Ａコンバ
ータの制度が高くなると、ロジツク部からのノイ
ズの影響を無視出来なくなり変換精度が悪くなる
という欠点がある。
Ａ−Ｄ、Ｄ−Ａコンバータが変換中に内部回路が
動作している為に内部回路の動作にともなつて貫
通電流や充放電電流が流れ、電源、接地（以下
GNDと称す）にノイズが発生する。本来、Ａ−
Ｄ、Ｄ−Ａコンバータ回路にはロジツク部の電源
ノイズからの影響を避ける為に、専用の電源端
子、GND端子を有しレイアウト的にもロジツク
回路から分離しているが、Ａ−Ｄ、Ｄ−Ａコンバ
ータの制度が高くなると、ロジツク部からのノイ
ズの影響を無視出来なくなり変換精度が悪くなる
という欠点がある。
本発明のＡ−Ｄ、Ｄ−Ａコンバータ内蔵マイク
ロコンピユータの構成は、Ａ−Ｄコンバータ、Ｄ
−Ａコンバータのいずれか一方又は両方を内蔵す
るマイクロコンピユータにおいて、前記Ａ−Ｄコ
ンバータ又はＤ−Ａコンバータの変換命令として
前記マイクロコンピユータのCPUから入力され
た変換命令をデコードして前記Ａ−Ｄコンバー
タ、Ｄ−Ａコンバータのいずれか一方又は両方が
変換動作中に前記Ａ−Ｄコンバータ、Ｄ−Ａコン
バータ以外の内部回路の動作状態を停止又は動作
という２つの状態に設定する制御回路を有し、前
記変換命令は前記Ａ−Ｄ、Ｄ−Ａコンバータの高
精度変換を要求するか否かの信号に応じた２つ以
上の変換命令を備えて構成される。
ロコンピユータの構成は、Ａ−Ｄコンバータ、Ｄ
−Ａコンバータのいずれか一方又は両方を内蔵す
るマイクロコンピユータにおいて、前記Ａ−Ｄコ
ンバータ又はＤ−Ａコンバータの変換命令として
前記マイクロコンピユータのCPUから入力され
た変換命令をデコードして前記Ａ−Ｄコンバー
タ、Ｄ−Ａコンバータのいずれか一方又は両方が
変換動作中に前記Ａ−Ｄコンバータ、Ｄ−Ａコン
バータ以外の内部回路の動作状態を停止又は動作
という２つの状態に設定する制御回路を有し、前
記変換命令は前記Ａ−Ｄ、Ｄ−Ａコンバータの高
精度変換を要求するか否かの信号に応じた２つ以
上の変換命令を備えて構成される。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロツク図で
ある。１はアナログ入力端子、２はＡ−Ｄ付マイ
コン、３a〜３oはＡ−Ｄ付マイコン２の入出力端
子、４は10bitのＡ−Ｄコンバータ、５は
CPUROM、RAM等を含む内部回路、６は
10bitA−Ｄコンバータの変換値を転送する
DATAバス、７は内部回路からの複数の変換命
令を伝えるバス、８は10bitA−Ｄコンバータ４
が変換中である事を示す信号線、９は内部回路５
からの複数の変換命令を解読して内部回路５に対
して動作停止信号、及び高精度変換であつた事を
示す精度判定信号を発生する制御回路、１０は精
度判定信号線、１１は動作停止信号線である。第
２図は各部の動作状態を示す状態図である。
ある。１はアナログ入力端子、２はＡ−Ｄ付マイ
コン、３a〜３oはＡ−Ｄ付マイコン２の入出力端
子、４は10bitのＡ−Ｄコンバータ、５は
CPUROM、RAM等を含む内部回路、６は
10bitA−Ｄコンバータの変換値を転送する
DATAバス、７は内部回路からの複数の変換命
令を伝えるバス、８は10bitA−Ｄコンバータ４
が変換中である事を示す信号線、９は内部回路５
からの複数の変換命令を解読して内部回路５に対
して動作停止信号、及び高精度変換であつた事を
示す精度判定信号を発生する制御回路、１０は精
度判定信号線、１１は動作停止信号線である。第
２図は各部の動作状態を示す状態図である。
以下に本実施例の動作を説明する。
第２図に示すように時間t0〜t1でＡ−Ｄ付マイ
コンは通常動作をしており、10bitA−Ｄコンバ
ータは動作を停止している、次に、時間t1で内部
回路５から高精度を要求するＡ−Ｄ変換命令が発
生されると、制御回路９は高精度変換命令である
事を解読し、内部回路の動作停止信号及び高精度
変換である事を示す精度判定信号を発生する。内
部回路５は動作停止信号により、第１図に図示し
ていないクロツク発生回路を除いて動作を停止す
る。この停止期間中に、10bitA−Ｄコンバータ
は変換を続ける。内部回路はクロツク発生以外は
動作していない為、電源、GNDラインのノイズ
は非常に小さなものとなり、10bitA−Ｄコンバ
ータは精度の高い変換を安定に行なう事が出来
る。時間t2になると、制御回路９は内部回路５へ
の動作停止信号を解除して内部回路５に通常動作
を再開させる。内部回路５は10bitA−Ｄコンバ
ータ４の変換値を取り込む時に精度判定信号が発
生されていれば、変換データの10bitすべてを有
効データとして取り込んで使用する。
コンは通常動作をしており、10bitA−Ｄコンバ
ータは動作を停止している、次に、時間t1で内部
回路５から高精度を要求するＡ−Ｄ変換命令が発
生されると、制御回路９は高精度変換命令である
事を解読し、内部回路の動作停止信号及び高精度
変換である事を示す精度判定信号を発生する。内
部回路５は動作停止信号により、第１図に図示し
ていないクロツク発生回路を除いて動作を停止す
る。この停止期間中に、10bitA−Ｄコンバータ
は変換を続ける。内部回路はクロツク発生以外は
動作していない為、電源、GNDラインのノイズ
は非常に小さなものとなり、10bitA−Ｄコンバ
ータは精度の高い変換を安定に行なう事が出来
る。時間t2になると、制御回路９は内部回路５へ
の動作停止信号を解除して内部回路５に通常動作
を再開させる。内部回路５は10bitA−Ｄコンバ
ータ４の変換値を取り込む時に精度判定信号が発
生されていれば、変換データの10bitすべてを有
効データとして取り込んで使用する。
内部回路から発生する変換命令が高精度を要求
しない命令の場合の状態図を第３図に示す。時間
t0′〜t1′の通常動作は前述と同様である。時間
t1′で高精度を要求しない命令が発生されると、
制御回路９は命令を解読し高精度が要求されない
命令である為、内部回路５に対する停止信号及び
精度判定信号を発生しない。時間t1′〜t2′では内
部回路５は停止信号が発生されていないので、以
後も通常動作を行なつて行き、10bitA−Ｄコン
バータ４も同時に変換を行なう。
しない命令の場合の状態図を第３図に示す。時間
t0′〜t1′の通常動作は前述と同様である。時間
t1′で高精度を要求しない命令が発生されると、
制御回路９は命令を解読し高精度が要求されない
命令である為、内部回路５に対する停止信号及び
精度判定信号を発生しない。時間t1′〜t2′では内
部回路５は停止信号が発生されていないので、以
後も通常動作を行なつて行き、10bitA−Ｄコン
バータ４も同時に変換を行なう。
時間t2′で10bitA−Ｄコンバータ４は変換を終
了するが、内部回路５は以後も通常動作を続けて
内部回路５が10bitA−Ｄコンバータ４の変換値
を取り込む時に精度判定信号が発生されていない
ので、変換値10bitの内、例えば下位の数bitを無
効データとし、8bitを有効データとして処理する
事により、変換中に内部回路５が動作している事
による電源、GND等に発生するノイズの影響を
受けない上位8bitの変換データを使用出来る。
了するが、内部回路５は以後も通常動作を続けて
内部回路５が10bitA−Ｄコンバータ４の変換値
を取り込む時に精度判定信号が発生されていない
ので、変換値10bitの内、例えば下位の数bitを無
効データとし、8bitを有効データとして処理する
事により、変換中に内部回路５が動作している事
による電源、GND等に発生するノイズの影響を
受けない上位8bitの変換データを使用出来る。
第４図は本発明の第２の実施例のブロツク図で
ある。１〜10は実施例１と同様である。但し、Ａ
−Ｄコンバータ４の精度は12bitである。１１は
12bitA−Ｄコンバータにクロツクを供給するク
ロツク発生回路、１２はクロツク信号線、１３は
内部回路にクロツク信号を供給するクロツク発生
回路１４のクロツク発生を制御する制御信号線、
１５は内部回路５に伝えられるクロツク信号線、
１６は外部からのクロツク入力端子である。
ある。１〜10は実施例１と同様である。但し、Ａ
−Ｄコンバータ４の精度は12bitである。１１は
12bitA−Ｄコンバータにクロツクを供給するク
ロツク発生回路、１２はクロツク信号線、１３は
内部回路にクロツク信号を供給するクロツク発生
回路１４のクロツク発生を制御する制御信号線、
１５は内部回路５に伝えられるクロツク信号線、
１６は外部からのクロツク入力端子である。
本実施例はＡ−Ｄ変換精度がさらに高精度にな
つた時の実施例であり、内部回路５から高精度を
要求する変換命令が発生されると、制御回路９は
制御信号線１３により内部回路５にクロツクを供
給しているクロツク発生回路１４の動作を停止さ
せる。クロツク発生回路１４が動作停止する事に
より電源、GNDのノイズはさらに小さくなり、
より精度の高い変換を安定に行なう事が出来る。
つた時の実施例であり、内部回路５から高精度を
要求する変換命令が発生されると、制御回路９は
制御信号線１３により内部回路５にクロツクを供
給しているクロツク発生回路１４の動作を停止さ
せる。クロツク発生回路１４が動作停止する事に
より電源、GNDのノイズはさらに小さくなり、
より精度の高い変換を安定に行なう事が出来る。
変換終了後は制御回路９はクロツク発生回路１
４の動作を再開させて、内部回路５は制御回路９
からの精度判定信号を判断して12bitデータを有
効データとして処理する。精度を要求されない命
令が発生された場合は実施例１と同様な動作をす
る。
４の動作を再開させて、内部回路５は制御回路９
からの精度判定信号を判断して12bitデータを有
効データとして処理する。精度を要求されない命
令が発生された場合は実施例１と同様な動作をす
る。
以上説明したように本発明は複数の変換命令を
有し、高精度な変換命令の場合にＡ−Ｄ、Ｄ−Ａ
コンバータ以外の回路の動作を停止し、Ａ−Ｄ、
Ｄ−Ａ変換を行ない変換値の全bitを有効データ
として処理し、比較的精度の要求されない命令の
場合はＡ−Ｄ、Ｄ−Ａコンバータ以外の回路を動
作させて、変換値の下位の一部のbitを無効デー
タとして処理する事により、安定に高精度な変換
とする事が出来るＡ−Ｄ、Ｄ−Ａ付マイコンを実
現する事が出来るという効果がある。
有し、高精度な変換命令の場合にＡ−Ｄ、Ｄ−Ａ
コンバータ以外の回路の動作を停止し、Ａ−Ｄ、
Ｄ−Ａ変換を行ない変換値の全bitを有効データ
として処理し、比較的精度の要求されない命令の
場合はＡ−Ｄ、Ｄ−Ａコンバータ以外の回路を動
作させて、変換値の下位の一部のbitを無効デー
タとして処理する事により、安定に高精度な変換
とする事が出来るＡ−Ｄ、Ｄ−Ａ付マイコンを実
現する事が出来るという効果がある。
第１図は本発明の第１の実施例を示すブロツク
図、第２図および第３図はその動作状態図、第４
図は本発明の第２の実施例のブロツク図である。 １……アナログ入力端子、２……Ａ−Ｄ付マイ
コン、３a〜３o……入出力端子、４……10bitA−
Ｄコンバータ、５……内部回路、６……DATA
バス、７……変換命令バス、９……制御回路。
図、第２図および第３図はその動作状態図、第４
図は本発明の第２の実施例のブロツク図である。 １……アナログ入力端子、２……Ａ−Ｄ付マイ
コン、３a〜３o……入出力端子、４……10bitA−
Ｄコンバータ、５……内部回路、６……DATA
バス、７……変換命令バス、９……制御回路。
Claims (1)
- １ Ａ−Ｄコンバータ、Ｄ−Ａコンバータのいず
れか一方又は両方を内蔵するマイクロコンピユー
タにおいて、前記Ａ−Ｄコンバータ又はＤ−Ａコ
ンバータの変換命令として前記マイクロコンピユ
ータのCPUから入力された変換命令をデコード
して前記Ａ−Ｄコンバータ、Ｄ−Ａコンバータの
いずれか一方又は両方が変換動作中に前記Ａ−Ｄ
コンバータ、Ｄ−Ａコンバータ以外の内部回路の
動作状態を停止又は動作という２つの状態に設定
する制御回路を有し、前記変換命令は前記Ａ−
Ｄ、Ｄ−Ａコンバータの高精度変換を要求するか
否かの信号に応じた２つ以上の変換命令を備えて
構成されることを特徴とするＡ−Ｄ、Ｄ−Ａコン
バータ内蔵マイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62215613A JPS6458044A (en) | 1987-08-28 | 1987-08-28 | Microcomputer incorporating a/d and d/a converters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62215613A JPS6458044A (en) | 1987-08-28 | 1987-08-28 | Microcomputer incorporating a/d and d/a converters |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6458044A JPS6458044A (en) | 1989-03-06 |
| JPH0568751B2 true JPH0568751B2 (ja) | 1993-09-29 |
Family
ID=16675313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62215613A Granted JPS6458044A (en) | 1987-08-28 | 1987-08-28 | Microcomputer incorporating a/d and d/a converters |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6458044A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0415070U (ja) * | 1990-05-23 | 1992-02-06 | ||
| JP3288694B2 (ja) * | 1990-06-11 | 2002-06-04 | 沖電気工業株式会社 | マイクロコンピュータ |
| CA2506118C (en) * | 1991-05-29 | 2007-11-20 | Microsoft Corporation | Electronic signal encoding and decoding |
| US6300889B1 (en) * | 2000-06-19 | 2001-10-09 | Cygnal Integrated Products, Inc. | System on chip with ADC having serial test mode |
-
1987
- 1987-08-28 JP JP62215613A patent/JPS6458044A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6458044A (en) | 1989-03-06 |
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