JPH0410094B2 - - Google Patents
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- Publication number
- JPH0410094B2 JPH0410094B2 JP57065348A JP6534882A JPH0410094B2 JP H0410094 B2 JPH0410094 B2 JP H0410094B2 JP 57065348 A JP57065348 A JP 57065348A JP 6534882 A JP6534882 A JP 6534882A JP H0410094 B2 JPH0410094 B2 JP H0410094B2
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- signal
- circuit
- microprocessor
- programmable timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 47
- 230000000737 periodic effect Effects 0.000 claims description 5
- 238000013480 data collection Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は、予めセツトされた任意の周期の信
号を出力することができるプログラマブルタイマ
により、自動的に指令が与えられてＡ／Ｄ変換が
行われるようにされたＡ／Ｄ変換回路を備えてな
るマイクロコンピユータシステムに関する。
号を出力することができるプログラマブルタイマ
により、自動的に指令が与えられてＡ／Ｄ変換が
行われるようにされたＡ／Ｄ変換回路を備えてな
るマイクロコンピユータシステムに関する。
一般に、Ａ／Ｄ変換器における変換周期は、外
部からの信号によつて指示されるか、あるいはマ
イクロコンピユータからデータバスを介して、
Ａ／Ｄ変換器に与えられるコマンドによつて指示
されていた。
部からの信号によつて指示されるか、あるいはマ
イクロコンピユータからデータバスを介して、
Ａ／Ｄ変換器に与えられるコマンドによつて指示
されていた。
しかしながら、このような方法によると、一回
の開始指令で一回のＡ／Ｄ変換しか行なわれな
い。
の開始指令で一回のＡ／Ｄ変換しか行なわれな
い。
従つて、例えば、定常的にアナログデータをモ
ニタしたいような場合には、マイクロコンピユー
タを含む外部回路からＡ／Ｄ変換器に対して、変
換の度毎に、開始指令を与えてやらなければなら
なかつた。そのため、マイクロコンピユータは
Ａ／Ｄ変換中その結果を待つような状態にされて
しまう。
ニタしたいような場合には、マイクロコンピユー
タを含む外部回路からＡ／Ｄ変換器に対して、変
換の度毎に、開始指令を与えてやらなければなら
なかつた。そのため、マイクロコンピユータは
Ａ／Ｄ変換中その結果を待つような状態にされて
しまう。
そこで、この発明は、例えばＡ／Ｄ変換回路内
にプログラマブルタイマを内蔵させ、周期的に
Ａ／Ｄ変換が行なわれる必要がある場合には、プ
ログラマブルタイマから所望の周期の信号がＡ／
Ｄ変換器に供給されるようにセツトし、一定時間
ごとに自動的にＡ／Ｄ変換を行なつて、Ａ／Ｄ変
換器の側からマイクロコンピユータに割込みをか
けて、データを供給させることにより、周期的な
データの収集が効率良く行なえるようにすること
すなわち、一回の変換開始指令を受けたＡ／Ｄ変
換指示をＡ／Ｄ変換器に供給されるようにし、
Ａ／Ｄ変換回路にＡ／Ｄ変換の終了を知らせる情
報を設けて、マイクロコンピユータがＡ／Ｄ変換
データを読み出すことができるようにし、マイク
ロコンピユータの介在を少なくしてＡ／Ｄ変換が
行なえるようにすることを目的とする。
にプログラマブルタイマを内蔵させ、周期的に
Ａ／Ｄ変換が行なわれる必要がある場合には、プ
ログラマブルタイマから所望の周期の信号がＡ／
Ｄ変換器に供給されるようにセツトし、一定時間
ごとに自動的にＡ／Ｄ変換を行なつて、Ａ／Ｄ変
換器の側からマイクロコンピユータに割込みをか
けて、データを供給させることにより、周期的な
データの収集が効率良く行なえるようにすること
すなわち、一回の変換開始指令を受けたＡ／Ｄ変
換指示をＡ／Ｄ変換器に供給されるようにし、
Ａ／Ｄ変換回路にＡ／Ｄ変換の終了を知らせる情
報を設けて、マイクロコンピユータがＡ／Ｄ変換
データを読み出すことができるようにし、マイク
ロコンピユータの介在を少なくしてＡ／Ｄ変換が
行なえるようにすることを目的とする。
以下図面に基づいてこの発明を説明する。
第１図は本発明に係るＡ／Ｄ変換回路を持つマ
イクロコンピユータシステムの一実施例を示す。
イクロコンピユータシステムの一実施例を示す。
この実施例では、特に制限されないが、プログ
ラマブルタイマ２と、Ａ／Ｄ変換器３と、マイク
ロプロセツサ（以下CPUと称する）１の指示に
従つてＡ／Ｄ変換器３をコントロールする制御回
路４等が、すなわち図中鎖線Ａで囲まれた回路部
分が同一のLSIチツプ上に形成されている。
ラマブルタイマ２と、Ａ／Ｄ変換器３と、マイク
ロプロセツサ（以下CPUと称する）１の指示に
従つてＡ／Ｄ変換器３をコントロールする制御回
路４等が、すなわち図中鎖線Ａで囲まれた回路部
分が同一のLSIチツプ上に形成されている。
プログラマブルタイマ２は、コントロールライ
ン５およびデータバス６を介して、チツプ外部の
CPU１と接続されている。また、プログラマブ
ルタイマ２には、チツプ外部からクロツク信号
φCが入力されるようにされている。そして、こ
のプログラマブルタイマ２は、CPU１の実行す
るプログラムに従つて、予め、コントロールライ
ン５を介して与えられるコントロール信号PCに
よつて制御されて、内部のカウンタがデータバス
６を介して入力されるプリセツト用のデータによ
り初期設定される。
ン５およびデータバス６を介して、チツプ外部の
CPU１と接続されている。また、プログラマブ
ルタイマ２には、チツプ外部からクロツク信号
φCが入力されるようにされている。そして、こ
のプログラマブルタイマ２は、CPU１の実行す
るプログラムに従つて、予め、コントロールライ
ン５を介して与えられるコントロール信号PCに
よつて制御されて、内部のカウンタがデータバス
６を介して入力されるプリセツト用のデータによ
り初期設定される。
これによつて、プログラマブルタイマ２は、内
部のカウンタの設定値に応じて入力クロツク信号
φCを分周して、適当な周期の信号φ0を出力する。
部のカウンタの設定値に応じて入力クロツク信号
φCを分周して、適当な周期の信号φ0を出力する。
つまり、上記プログラマブルタイマ２から出力
される信号の周期は、CPU１によつて予め任意
にセツトすることができるのである。
される信号の周期は、CPU１によつて予め任意
にセツトすることができるのである。
そして、上記プログラマブルタイマ２の出力信
号φ0は、制御回路４に入力される。制御回路４
は、例えば、内部に状態保持回路が設けられてお
り、上記プログラマブルタイマ２からの出力信号
φ0のタイミングによつて周期的にＡ／Ｄ変換さ
せるような場合には、CPU１からの指示によつ
て、プログラマブルタイマ２の信号φ0を有効に
させるような状態を保持する。これによつて、プ
ログラマブルタイマ２から周期的な信号φ0が入
つて来る度ごとに、制御回路４からＡ／Ｄ変換器
３に対してコントロール信号Ｃが供給される。
Ａ／Ｄ変換器３は、このコントロール信号Ｃに従
つて、チツプ外部から入力されるアナログ信号ｅ
をＡ／Ｄ変換する。
号φ0は、制御回路４に入力される。制御回路４
は、例えば、内部に状態保持回路が設けられてお
り、上記プログラマブルタイマ２からの出力信号
φ0のタイミングによつて周期的にＡ／Ｄ変換さ
せるような場合には、CPU１からの指示によつ
て、プログラマブルタイマ２の信号φ0を有効に
させるような状態を保持する。これによつて、プ
ログラマブルタイマ２から周期的な信号φ0が入
つて来る度ごとに、制御回路４からＡ／Ｄ変換器
３に対してコントロール信号Ｃが供給される。
Ａ／Ｄ変換器３は、このコントロール信号Ｃに従
つて、チツプ外部から入力されるアナログ信号ｅ
をＡ／Ｄ変換する。
Ａ／Ｄ変換が終了すると、Ａ／Ｄ変換器３から
CPU１に対して、割込信号IRQが供給されて、
CPU１はＡ／Ｄ変換されたデータを読み取る態
勢にされる。続いて、制御回路４によつて制御さ
れる適当な出力回路７から、Ａ／Ｄ変換されたデ
ータがデータバス６を介して、CPU１に送られ
読み取られる。
CPU１に対して、割込信号IRQが供給されて、
CPU１はＡ／Ｄ変換されたデータを読み取る態
勢にされる。続いて、制御回路４によつて制御さ
れる適当な出力回路７から、Ａ／Ｄ変換されたデ
ータがデータバス６を介して、CPU１に送られ
読み取られる。
また、この回路においては、上記制御回路４が
CPU１からデータバス６を介して直接供給され
るＡ／Ｄ変換を指示するコマンドも受け付けるよ
うにされている。このコマンドを受けると、制御
回路４は、プログラマブルタイマ２から出力され
る信号φ0を無視して、CPU１からのＡ／Ｄ変換
の指示によつて、Ａ／Ｄ変換器３にコントロール
信号Ｃを出力して、Ａ／Ｄ変換を行なわせる。
CPU１からデータバス６を介して直接供給され
るＡ／Ｄ変換を指示するコマンドも受け付けるよ
うにされている。このコマンドを受けると、制御
回路４は、プログラマブルタイマ２から出力され
る信号φ0を無視して、CPU１からのＡ／Ｄ変換
の指示によつて、Ａ／Ｄ変換器３にコントロール
信号Ｃを出力して、Ａ／Ｄ変換を行なわせる。
なお、実施例においては、CPU１によつてプ
ログラマブルタイマ２をプリセツトするために供
給されるデータが通るデータバスと、CPU１か
ら制御回路４に対して直接供給されるＡ／Ｄ変換
指示のコマンドが通るデータバスとが共用される
ようにされている。
ログラマブルタイマ２をプリセツトするために供
給されるデータが通るデータバスと、CPU１か
ら制御回路４に対して直接供給されるＡ／Ｄ変換
指示のコマンドが通るデータバスとが共用される
ようにされている。
以上説明したように、上記実施例では、プログ
ラマブルタイマ２から、周期的にアナログデータ
ｅのサンプリング時期を示す信号φ0が出力され
ると、制御回路４からコントロール信号ｃが出力
されて、Ａ／Ｄ変換器３が駆動される。そして、
Ａ／Ｄ変換が終了すると、Ａ／Ｄ変換器３の側か
ら自動的にCPU１に対して割込みがかけられて、
データが読み取られるため、極めて効率良くデー
タの収集が行なわれるようになる。すなわち、
CPU１からの指令後は自動的にＡ／Ｄ変換器３
が駆動され、Ａ／Ｄ変換が終了すると、Ａ／Ｄ変
換回路はＡ／Ｄ変換が終了したことを示す情報を
出力し、CPU１がそれを判定し、その結果CPU
１がＡ／Ｄ変換データを読み取れることができ
る。したがつて、CPU１はＡ／Ｄ変換の度に
Ａ／Ｄ変換回路にＡ／Ｄ変換指示を与える必要が
なく、また、Ａ／Ｄ変換の終了も知ることができ
るので、CPU１とＡ／Ｄ変換回路はお互いに独
立に非同期に動作ができる。さらに、例えば、
Ａ／Ｄ変換回路がＡ／Ｄ変換中CPU１はＡ／Ｄ
変換とは関係のない別の処理もできるので、マイ
クロコンピユータシステム全体として処理能力を
向上することができる。
ラマブルタイマ２から、周期的にアナログデータ
ｅのサンプリング時期を示す信号φ0が出力され
ると、制御回路４からコントロール信号ｃが出力
されて、Ａ／Ｄ変換器３が駆動される。そして、
Ａ／Ｄ変換が終了すると、Ａ／Ｄ変換器３の側か
ら自動的にCPU１に対して割込みがかけられて、
データが読み取られるため、極めて効率良くデー
タの収集が行なわれるようになる。すなわち、
CPU１からの指令後は自動的にＡ／Ｄ変換器３
が駆動され、Ａ／Ｄ変換が終了すると、Ａ／Ｄ変
換回路はＡ／Ｄ変換が終了したことを示す情報を
出力し、CPU１がそれを判定し、その結果CPU
１がＡ／Ｄ変換データを読み取れることができ
る。したがつて、CPU１はＡ／Ｄ変換の度に
Ａ／Ｄ変換回路にＡ／Ｄ変換指示を与える必要が
なく、また、Ａ／Ｄ変換の終了も知ることができ
るので、CPU１とＡ／Ｄ変換回路はお互いに独
立に非同期に動作ができる。さらに、例えば、
Ａ／Ｄ変換回路がＡ／Ｄ変換中CPU１はＡ／Ｄ
変換とは関係のない別の処理もできるので、マイ
クロコンピユータシステム全体として処理能力を
向上することができる。
また割込みをかけない場合においてもCPU１
は読みにいく直前にＡ／Ｄ変換されたデータを待
ち時間なく読み取ることができる。
は読みにいく直前にＡ／Ｄ変換されたデータを待
ち時間なく読み取ることができる。
しかも、CPU１のソフトウエアを変更して、
プログラマブルタイマ２の初期設定値を変えるこ
とによつて、Ａ／Ｄ変換器への変換周期を容易に
変更することができる。
プログラマブルタイマ２の初期設定値を変えるこ
とによつて、Ａ／Ｄ変換器への変換周期を容易に
変更することができる。
さらに、プログラマブルタイマ２とＡ／Ｄ変換
器３およびその制御回路４等が同一のLSIチツプ
上に形成されているため、マイクロコンピユータ
システムの回路構成が簡単となり、ボードへの実
装密度も向上される。
器３およびその制御回路４等が同一のLSIチツプ
上に形成されているため、マイクロコンピユータ
システムの回路構成が簡単となり、ボードへの実
装密度も向上される。
第１図は本発明に係るＡ／Ｄ変換回路を持つマ
イクロコンピユータシステムの一実施例を示すブ
ロツク構成図である。 １……マイクロプロセツサ（CPU）、２……プ
ログラマブルタイマ、３……Ａ／Ｄ変換器、６…
…データバス、φC……クロツク信号、ｅ……ア
ナログデータ。
イクロコンピユータシステムの一実施例を示すブ
ロツク構成図である。 １……マイクロプロセツサ（CPU）、２……プ
ログラマブルタイマ、３……Ａ／Ｄ変換器、６…
…データバス、φC……クロツク信号、ｅ……ア
ナログデータ。
Claims (1)
- 【特許請求の範囲】 １ マイクロプロセツサと、Ａ／Ｄ変換回路とを
有するマイクロコンピユータシステムにおいて 上記Ａ／Ｄ変換回路は、 上記マイクロプロセツサからのデータにより周
期がプリセツトされ、周期的に信号を出力するプ
ログラマブルタイマーと、 上記プログラマブルタイマーからの周期的な信
号と、上記マイクロプロセツサからのＡ／Ｄ変換
を指示するコマンドとが供給されるようになされ
た制御回路と、 上記制御回路からのコントロール信号Ｃにより
Ａ／Ｄ変換を行うＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器からのＡ／Ｄ変換結果を記憶
する出力回路とを有し、 上記マイクロプロセツサからのコマンドと、上
記プログラマブルタイマをプリセツトするデータ
が通るためのバスは共用化されると共に、 上記制御回路は、上記マイクロプロセツサから
のコマンドに従い上記コントロール信号Ｃを出力
するか、上記プログラマブルタイマーからの周期
的な信号を上記コントロール信号Ｃとして出力す
るかを選択し、 上記マイクロプロセツサは、上記プログラマブ
ルタイマからの周期的な信号に基づきＡ／Ｄ変換
を行なう場合には、Ａ／Ｄ変換が終了したことを
示す上記Ａ／Ｄ変換回路からの割込み信号によ
り、上記出力回路に記憶されているＡ／Ｄ変換結
果を読み出すことを特徴とするマイクロコンピユ
ータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065348A JPS58182750A (ja) | 1982-04-21 | 1982-04-21 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065348A JPS58182750A (ja) | 1982-04-21 | 1982-04-21 | マイクロコンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182750A JPS58182750A (ja) | 1983-10-25 |
| JPH0410094B2 true JPH0410094B2 (ja) | 1992-02-24 |
Family
ID=13284352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065348A Granted JPS58182750A (ja) | 1982-04-21 | 1982-04-21 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182750A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214820A (ja) * | 1985-03-20 | 1986-09-24 | Yokogawa Hewlett Packard Ltd | タイミング信号発生器 |
| JPH02309818A (ja) * | 1989-05-25 | 1990-12-25 | Yokogawa Electric Corp | Ａ／ｄ変換装置 |
| JP4660987B2 (ja) * | 2001-06-29 | 2011-03-30 | 株式会社デンソー | 誘導性負荷の電流制御装置 |
| JP4181482B2 (ja) | 2003-11-04 | 2008-11-12 | 株式会社日立製作所 | 電子制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968636A (ja) * | 1972-11-04 | 1974-07-03 | ||
| JPS5544649A (en) * | 1978-09-25 | 1980-03-29 | Nec Corp | Input control unit |
-
1982
- 1982-04-21 JP JP57065348A patent/JPS58182750A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968636A (ja) * | 1972-11-04 | 1974-07-03 | ||
| JPS5544649A (en) * | 1978-09-25 | 1980-03-29 | Nec Corp | Input control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182750A (ja) | 1983-10-25 |
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