JP3056867B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JP3056867B2 JP3056867B2 JP4030990A JP3099092A JP3056867B2 JP 3056867 B2 JP3056867 B2 JP 3056867B2 JP 4030990 A JP4030990 A JP 4030990A JP 3099092 A JP3099092 A JP 3099092A JP 3056867 B2 JP3056867 B2 JP 3056867B2
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Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換装置に係り、
詳しくはＤ／Ａコンバータにおける入力インタフェース
回路に関するものである。
詳しくはＤ／Ａコンバータにおける入力インタフェース
回路に関するものである。
【０００２】近年、ディジタルフィルタ等に用いるＤ／
Ａコンバータにおいては多チャネル化が進められてい
る。それに伴って、各チャネル間の位相ずれがない状態
で全チャネル同時に一定周期毎のＤ／Ａ変換動作を行う
ことが求められている。
Ａコンバータにおいては多チャネル化が進められてい
る。それに伴って、各チャネル間の位相ずれがない状態
で全チャネル同時に一定周期毎のＤ／Ａ変換動作を行う
ことが求められている。
【０００３】
【従来の技術】図５に、従来のＤ／Ａコンバータにおけ
る入力インタフェース回路を示す。各Ｄ／Ａコンバータ
４１〜４３は、各データレジスタ４４〜４６を介して入
力したデジタル入力信号をアナログ出力信号にＤ／Ａ変
換して出力している。
る入力インタフェース回路を示す。各Ｄ／Ａコンバータ
４１〜４３は、各データレジスタ４４〜４６を介して入
力したデジタル入力信号をアナログ出力信号にＤ／Ａ変
換して出力している。
【０００４】ＣＰＵ４７は、各Ｄ／Ａコンバータ４１〜
４３を動作させるための命令信号を出力する。デコーダ
４８は命令信号を複号化して、各Ｄ／Ａコンバータ４１
〜４３に対応するライト信号WR１〜WR３を生成するデコ
ーダである。
４３を動作させるための命令信号を出力する。デコーダ
４８は命令信号を複号化して、各Ｄ／Ａコンバータ４１
〜４３に対応するライト信号WR１〜WR３を生成するデコ
ーダである。
【０００５】コントロールレジスタ４９は、ライト信号
WR１〜WR３に基づいたコントロール信号CR１〜CR３を出
力するレジスタである。各データレジスタ４４〜４６
は、コントロール信号CR１〜CR３に基づいてデジタル入
力信号を書き込むと共に出力するレジスタである。すな
わち、出力されたコントロール信号CR１〜CR３に対応す
るデータレジスタ４４〜４６のみが動作して、デジタル
入力信号を書き込むと共に書き込んだデジタル入力信号
を次段のＤ／Ａコンバータ４１〜４３に出力する。
WR１〜WR３に基づいたコントロール信号CR１〜CR３を出
力するレジスタである。各データレジスタ４４〜４６
は、コントロール信号CR１〜CR３に基づいてデジタル入
力信号を書き込むと共に出力するレジスタである。すな
わち、出力されたコントロール信号CR１〜CR３に対応す
るデータレジスタ４４〜４６のみが動作して、デジタル
入力信号を書き込むと共に書き込んだデジタル入力信号
を次段のＤ／Ａコンバータ４１〜４３に出力する。
【０００６】従って、例えば、Ｄ／Ａコンバータ４１に
Ｄ／Ａ変換動作を行わせる場合、デコーダ４８はＣＰＵ
４７からの命令信号を複号化してＤ／Ａコンバータ４１
に対応するライト信号WR１を生成し、コントロールレジ
スタ４９はライト信号WR１に基づいたコントロール信号
CR１を出力する。コントロール信号CR１を入力した各デ
ータレジスタ４４〜４６の内、データレジスタ４４のみ
が動作してデジタル入力信号を書き込むと共に、書き込
んだデジタル入力信号を次段のＤ／Ａコンバータ４１に
出力する。Ｄ／Ａコンバータ４１は、データレジスタ４
４からのデジタル入力信号をアナログ出力信号にＤ／Ａ
変換して出力する。
Ｄ／Ａ変換動作を行わせる場合、デコーダ４８はＣＰＵ
４７からの命令信号を複号化してＤ／Ａコンバータ４１
に対応するライト信号WR１を生成し、コントロールレジ
スタ４９はライト信号WR１に基づいたコントロール信号
CR１を出力する。コントロール信号CR１を入力した各デ
ータレジスタ４４〜４６の内、データレジスタ４４のみ
が動作してデジタル入力信号を書き込むと共に、書き込
んだデジタル入力信号を次段のＤ／Ａコンバータ４１に
出力する。Ｄ／Ａコンバータ４１は、データレジスタ４
４からのデジタル入力信号をアナログ出力信号にＤ／Ａ
変換して出力する。
【０００７】尚、上記従来例では３つのＤ／Ａコンバー
タ４１〜４３を用いる３チャネルのＤ／Ａコンバータに
おける入力インタフェース回路を示したが、２チャネル
以下または４チャネル以上の場合においても同様な構成
によってＤ／Ａ変換動作を行っている。
タ４１〜４３を用いる３チャネルのＤ／Ａコンバータに
おける入力インタフェース回路を示したが、２チャネル
以下または４チャネル以上の場合においても同様な構成
によってＤ／Ａ変換動作を行っている。
【０００８】
【発明が解決しようとする課題】ところで、上記従来例
においては、各Ｄ／Ａコンバータ４１〜４３に一定周期
毎のＤ／Ａ変換動作を行わせるのが難しい。すなわち、
各Ｄ／Ａコンバータ４１〜４３が一定周期毎にＤ／Ａ変
換動作を行うためには、ＣＰＵ４７から所望の命令信号
が一定周期毎に出力されなければならず、ＣＰＵ４７に
タイマ動作を行わせる必要がある。そのため、タイマ動
作の分だけＣＰＵ４７の他の処理動作に負担をかけて影
響を及ぼすと共に、ＣＰＵ４７の動作が複雑になるため
ソフトウェアの設計に手間が掛かることになる。
においては、各Ｄ／Ａコンバータ４１〜４３に一定周期
毎のＤ／Ａ変換動作を行わせるのが難しい。すなわち、
各Ｄ／Ａコンバータ４１〜４３が一定周期毎にＤ／Ａ変
換動作を行うためには、ＣＰＵ４７から所望の命令信号
が一定周期毎に出力されなければならず、ＣＰＵ４７に
タイマ動作を行わせる必要がある。そのため、タイマ動
作の分だけＣＰＵ４７の他の処理動作に負担をかけて影
響を及ぼすと共に、ＣＰＵ４７の動作が複雑になるため
ソフトウェアの設計に手間が掛かることになる。
【０００９】また、従来例においては、各チャネル間の
位相ずれがない状態で全チャネル同時にＤ／Ａ変換動作
を行うことができない。すなわち、ＣＰＵ４７から出力
される命令信号は一度に全データレジスタ４４〜４６を
同時に動作させることができない。従って、各Ｄ／Ａコ
ンバータ４１〜４３を順番に動作させることによって発
生する各チャネル間の位相ずれが問題となる。
位相ずれがない状態で全チャネル同時にＤ／Ａ変換動作
を行うことができない。すなわち、ＣＰＵ４７から出力
される命令信号は一度に全データレジスタ４４〜４６を
同時に動作させることができない。従って、各Ｄ／Ａコ
ンバータ４１〜４３を順番に動作させることによって発
生する各チャネル間の位相ずれが問題となる。
【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、複数チャネルのＤ／Ａ
コンバータに対して、各チャネル間の位相ずれがない状
態で全チャネル同時に一定周期毎のＤ／Ａ変換動作を行
わせることができる入力インタフェース回路を簡単な構
成によって提供することにある。
れたものであって、その目的は、複数チャネルのＤ／Ａ
コンバータに対して、各チャネル間の位相ずれがない状
態で全チャネル同時に一定周期毎のＤ／Ａ変換動作を行
わせることができる入力インタフェース回路を簡単な構
成によって提供することにある。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図である。第１のデータレジスタ４４〜４６は、複数の
デジタル入力信号の各々に対応して設けられ、各々のデ
ジタル入力信号を書き込むとともに出力する。また、第
２のデータレジスタ２１〜２３は、第１のデータレジス
タ４４〜４６の出力信号の各々に対応して設けられ、各
々の第１のデータレジスタの出力信号を書き込むととも
に出力する。
図である。第１のデータレジスタ４４〜４６は、複数の
デジタル入力信号の各々に対応して設けられ、各々のデ
ジタル入力信号を書き込むとともに出力する。また、第
２のデータレジスタ２１〜２３は、第１のデータレジス
タ４４〜４６の出力信号の各々に対応して設けられ、各
々の第１のデータレジスタの出力信号を書き込むととも
に出力する。
【００１２】Ｄ／Ａコンバータ４１〜４３は、第２のデ
ータレジスタ２１〜２３の出力信号の各々に対応して設
けられ、各々の第２のデータレジスタの出力信号をＤ／
Ａ変換してアナログ出力信号を出力する。
ータレジスタ２１〜２３の出力信号の各々に対応して設
けられ、各々の第２のデータレジスタの出力信号をＤ／
Ａ変換してアナログ出力信号を出力する。
【００１３】第１のデータレジスタ４４〜４６の各々
は、第１の制御信号としてのコントロール信号CR1 〜CR
3 の各々に基づいて入出力動作を行う。第２のデータレ
ジスタ２１〜２３の各々は、コントロール信号CR1 〜CR
3 又は第２の制御信号としてのトリガ信号TGに基づいて
入出力動作を行う。また、モード選択手段により、第２
のデータレジスタ２１〜２３の各々をコントロール信号
CR1 〜CR3 の各々に基づいて非同期に入出力動作を行う
第１モードと、第２のデータレジスタ２１〜２３の各々
をトリガ信号TGに同期して入出力動作を行う第２モード
とを選択することが可能となっている。
は、第１の制御信号としてのコントロール信号CR1 〜CR
3 の各々に基づいて入出力動作を行う。第２のデータレ
ジスタ２１〜２３の各々は、コントロール信号CR1 〜CR
3 又は第２の制御信号としてのトリガ信号TGに基づいて
入出力動作を行う。また、モード選択手段により、第２
のデータレジスタ２１〜２３の各々をコントロール信号
CR1 〜CR3 の各々に基づいて非同期に入出力動作を行う
第１モードと、第２のデータレジスタ２１〜２３の各々
をトリガ信号TGに同期して入出力動作を行う第２モード
とを選択することが可能となっている。
【００１４】
【作用】モード選択手段により、第１モードでは、第２
のデータレジスタ２１〜２３の各々を非同期に入出力動
作を行う。一方、第２モードでは、トリガ信号TGが入力
される度に第２の全データレジスタ２１〜２３が同時に
動作し、第１のデータレジスタ群４４〜４６からそれぞ
れタイミングが異なって出力されるデジタル入力信号を
同時に書き込むと共に対応するＤ／Ａコンバータ４１〜
４３に出力する。従って、トリガ信号TGの周期に応じた
一定周期毎に、全Ｄ／Ａコンバータ４１〜４３が同時に
Ｄ／Ａ変換動作を行うことができる。
のデータレジスタ２１〜２３の各々を非同期に入出力動
作を行う。一方、第２モードでは、トリガ信号TGが入力
される度に第２の全データレジスタ２１〜２３が同時に
動作し、第１のデータレジスタ群４４〜４６からそれぞ
れタイミングが異なって出力されるデジタル入力信号を
同時に書き込むと共に対応するＤ／Ａコンバータ４１〜
４３に出力する。従って、トリガ信号TGの周期に応じた
一定周期毎に、全Ｄ／Ａコンバータ４１〜４３が同時に
Ｄ／Ａ変換動作を行うことができる。
【００１５】
【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。図２において、各Ｄ／Ａコンバータ４
１〜４３と第１のデータレジスタ４４〜４６との間には
第２のデータレジスタ２１〜２３が設けられている。そ
して、各Ｄ／Ａコンバータ４１〜４３は第１のデータレ
ジスタ４４〜４６及び第２のデータレジスタ２１〜２３
を介して入力したデジタル入力信号をアナログ出力信号
にＤ／Ａ変換して出力する。
従って説明する。図２において、各Ｄ／Ａコンバータ４
１〜４３と第１のデータレジスタ４４〜４６との間には
第２のデータレジスタ２１〜２３が設けられている。そ
して、各Ｄ／Ａコンバータ４１〜４３は第１のデータレ
ジスタ４４〜４６及び第２のデータレジスタ２１〜２３
を介して入力したデジタル入力信号をアナログ出力信号
にＤ／Ａ変換して出力する。
【００１６】デコーダ２４は各デジタル入力信号をそれ
ぞれのＤ／Ａコンバータ４１〜４３に入力させてアナロ
グ出力信号に変換するために中央処理装置（ＣＰＵ）４
７から出力される命令信号を複号化して次段のコントロ
ールレジスタ２５に出力する。デコーダ２４から複号化
して出力される信号はそれぞれのデジタル入力信号を各
Ｄ／Ａコンバータ４１〜４３にてＤ／Ａ変換させるため
に第１のデータレジスタ４４〜４６を動作させるための
ライト信号WR1 〜WR3 、モード切り換えのためのリード
／ライト信号R/W 及びモード選択信号SL1, SL2である。
ぞれのＤ／Ａコンバータ４１〜４３に入力させてアナロ
グ出力信号に変換するために中央処理装置（ＣＰＵ）４
７から出力される命令信号を複号化して次段のコントロ
ールレジスタ２５に出力する。デコーダ２４から複号化
して出力される信号はそれぞれのデジタル入力信号を各
Ｄ／Ａコンバータ４１〜４３にてＤ／Ａ変換させるため
に第１のデータレジスタ４４〜４６を動作させるための
ライト信号WR1 〜WR3 、モード切り換えのためのリード
／ライト信号R/W 及びモード選択信号SL1, SL2である。
【００１７】コントロールレジスタ２５はこのライト信
号WR1 〜WR3 に基づいて第１の制御信号としてのコント
ロール信号CR1 〜CR3 を第１のデータレジスタ４４〜４
６及び制御回路２６に出力する。従って、ライト信号WR
1 〜WR3 に基づくコントロール信号CR1 〜CR3 は、ＣＰ
Ｕ４７が選択した各Ｄ／Ａコンバータ４１〜４３に対応
する第２のデータレジスタ２１〜２３に対して書き込み
動作を行わせるとともに、そのデジタル入力信号を出力
させる。
号WR1 〜WR3 に基づいて第１の制御信号としてのコント
ロール信号CR1 〜CR3 を第１のデータレジスタ４４〜４
６及び制御回路２６に出力する。従って、ライト信号WR
1 〜WR3 に基づくコントロール信号CR1 〜CR3 は、ＣＰ
Ｕ４７が選択した各Ｄ／Ａコンバータ４１〜４３に対応
する第２のデータレジスタ２１〜２３に対して書き込み
動作を行わせるとともに、そのデジタル入力信号を出力
させる。
【００１８】また、コントロールレジスタ２５はリード
／ライト信号R/W によりモード選択信号SL1, SL2に基づ
いて決定されるモードの切り換えを行う。つまり、モー
ド選択信号SL1, SL2によって、第１モードと第２モード
が設定されるようになっていて、そのモードの切り換え
をリード／ライト信号R/W が出力されているときに行わ
れる。そして、本実施例においては、第１モードはタイ
ミングが異なって出力される非同期のコントロール信号
CR1 〜CR3 に基づいて各Ｄ／Ａコンバータ４１〜４３か
らアナログ出力信号をそれぞれ独立して出力させるモー
ドである。第２モードは非同期のコントロール信号CR1
〜CR3 に基づいて第１のデータレジスタ４４〜４６が動
作しても各Ｄ／Ａコンバータ４１〜４３から出力される
アナログ出力信号を同期して出力させるモードである。
そして、コントロールレジスタ２５はリード／ライト信
号R/W により書き込まれるモード選択信号SL1, SL2を制
御回路２６に出力する。
／ライト信号R/W によりモード選択信号SL1, SL2に基づ
いて決定されるモードの切り換えを行う。つまり、モー
ド選択信号SL1, SL2によって、第１モードと第２モード
が設定されるようになっていて、そのモードの切り換え
をリード／ライト信号R/W が出力されているときに行わ
れる。そして、本実施例においては、第１モードはタイ
ミングが異なって出力される非同期のコントロール信号
CR1 〜CR3 に基づいて各Ｄ／Ａコンバータ４１〜４３か
らアナログ出力信号をそれぞれ独立して出力させるモー
ドである。第２モードは非同期のコントロール信号CR1
〜CR3 に基づいて第１のデータレジスタ４４〜４６が動
作しても各Ｄ／Ａコンバータ４１〜４３から出力される
アナログ出力信号を同期して出力させるモードである。
そして、コントロールレジスタ２５はリード／ライト信
号R/W により書き込まれるモード選択信号SL1, SL2を制
御回路２６に出力する。
【００１９】制御回路２６はタイマから一定周期毎に出
力されるトリガ信号TGを入力する。そして、制御回路２
６はコントロールレジスタ２５からモード選択信号SL1,
SL2が第１モードのとき、コントロール信号CR1 〜CR3
を第１の制御信号を構成する第２のコントロール信号CR
4 〜CR6 として第２のデータレジスタ２１〜２３に出力
する。すなわち、第１モードのときには、コントロール
信号CR1 〜CR3 に基づいてそれぞれ異なるタイミングで
動作する第１のデータレジスタ４４〜４６と対応する第
２のデータレジスタ２１〜２３がそれぞれ第２のコント
ロール信号CR4〜CR6 に基づいて動作する。
力されるトリガ信号TGを入力する。そして、制御回路２
６はコントロールレジスタ２５からモード選択信号SL1,
SL2が第１モードのとき、コントロール信号CR1 〜CR3
を第１の制御信号を構成する第２のコントロール信号CR
4 〜CR6 として第２のデータレジスタ２１〜２３に出力
する。すなわち、第１モードのときには、コントロール
信号CR1 〜CR3 に基づいてそれぞれ異なるタイミングで
動作する第１のデータレジスタ４４〜４６と対応する第
２のデータレジスタ２１〜２３がそれぞれ第２のコント
ロール信号CR4〜CR6 に基づいて動作する。
【００２０】一方、制御回路２６はコントロールレジス
タ２５からモード選択信号SL1,SL2が第２モードのと
き、このコントロール信号CR1 〜CR3 を無効化し、タイ
マ２７から出力される第２の制御信号としてのトリガ信
号TGを各レジスタ２１〜２３に同時に出力する。すなわ
ち、第２モードのときには、それぞれ異なるタイミング
で動作する第１のデータレジスタ４４〜４６と対応する
第２のデータレジスタ２１〜２３をトリガ信号TGにて一
斉に動作させるようになっている。従って、例えば図３
に示すように、コントロール信号CR1 にて第１のデータ
レジスタ４４がデジタル入力信号を書き込むとともに第
２のデータレジスタ２１に出力しても、第２のデータレ
ジスタ２１は該デジタル入力信号を書き込む動作は行わ
ない。その後、トリガ信号TGがレジスタ２１に入力され
ると、レジスタ２１は初めてデジタル入力信号を書き込
むとともにＤ／Ａコンバータ４１に出力する。
タ２５からモード選択信号SL1,SL2が第２モードのと
き、このコントロール信号CR1 〜CR3 を無効化し、タイ
マ２７から出力される第２の制御信号としてのトリガ信
号TGを各レジスタ２１〜２３に同時に出力する。すなわ
ち、第２モードのときには、それぞれ異なるタイミング
で動作する第１のデータレジスタ４４〜４６と対応する
第２のデータレジスタ２１〜２３をトリガ信号TGにて一
斉に動作させるようになっている。従って、例えば図３
に示すように、コントロール信号CR1 にて第１のデータ
レジスタ４４がデジタル入力信号を書き込むとともに第
２のデータレジスタ２１に出力しても、第２のデータレ
ジスタ２１は該デジタル入力信号を書き込む動作は行わ
ない。その後、トリガ信号TGがレジスタ２１に入力され
ると、レジスタ２１は初めてデジタル入力信号を書き込
むとともにＤ／Ａコンバータ４１に出力する。
【００２１】次に、上記のように構成されたＤ／Ａ変換
装置の作用について説明する。ます、リード／ライト信
号R/W 及びモード選択信号SL1, SL2に基づいて第１モー
ドに設定されている場合について説明する。
装置の作用について説明する。ます、リード／ライト信
号R/W 及びモード選択信号SL1, SL2に基づいて第１モー
ドに設定されている場合について説明する。
【００２２】第１モードにおいて、デコーダ２４を介し
てＣＰＵ４７からライト信号WR1 〜WR3 が出力される
と、コントロールレジスタ２５はライト信号WR1 〜WR3
に応答して図４に示すコントロール信号CR1 〜CR3 を出
力する。コントロール信号CR1〜CR3 はその出力タイミ
ングが異なるため、最初に第１のデータレジスタ４４、
次に第１のデータレジスタ４５、最後に第１のデータレ
ジスタ４６が、それぞれのデジタル入力信号を書き込む
とともに出力する。
てＣＰＵ４７からライト信号WR1 〜WR3 が出力される
と、コントロールレジスタ２５はライト信号WR1 〜WR3
に応答して図４に示すコントロール信号CR1 〜CR3 を出
力する。コントロール信号CR1〜CR3 はその出力タイミ
ングが異なるため、最初に第１のデータレジスタ４４、
次に第１のデータレジスタ４５、最後に第１のデータレ
ジスタ４６が、それぞれのデジタル入力信号を書き込む
とともに出力する。
【００２３】この時、制御回路２６は第１モードに設定
されているので、コントロール信号CR1 〜CR3 を第２の
コントロール信号CR4 〜CR6 として第２のデータレジス
タ２１〜２３に出力する。その結果、最初に第１のデー
タレジスタ４４とほぼ同期して第２のデータレジスタ２
１、次に第１のデータレジスタ４５とほぼ同期して第２
のデータレジスタ２２、最後に第１のデータレジスタ４
６とほぼ同期して第２のデータレジスタ２２が、それぞ
れの前段から出力されるデジタル入力信号を書き込むと
ともに順次出力する。
されているので、コントロール信号CR1 〜CR3 を第２の
コントロール信号CR4 〜CR6 として第２のデータレジス
タ２１〜２３に出力する。その結果、最初に第１のデー
タレジスタ４４とほぼ同期して第２のデータレジスタ２
１、次に第１のデータレジスタ４５とほぼ同期して第２
のデータレジスタ２２、最後に第１のデータレジスタ４
６とほぼ同期して第２のデータレジスタ２２が、それぞ
れの前段から出力されるデジタル入力信号を書き込むと
ともに順次出力する。
【００２４】従って、各チャネルのＤ／Ａコンバータ４
１〜４３はそれぞれ同期の取れていない異なったタイミ
ングでＤ／Ａ変換動作を行う。その結果、各Ｄ／Ａコン
バータ４１〜４３はそれぞれのデジタル入力信号を独立
して変換して各チャネルとも非同期のアナログ出力信号
を出力する。
１〜４３はそれぞれ同期の取れていない異なったタイミ
ングでＤ／Ａ変換動作を行う。その結果、各Ｄ／Ａコン
バータ４１〜４３はそれぞれのデジタル入力信号を独立
して変換して各チャネルとも非同期のアナログ出力信号
を出力する。
【００２５】次に、リード／ライト信号R/W 及びモード
選択信号SL1, SL2に基づいて第２モードに設定されてい
る場合について説明する。第２モードにおいて、デコー
ダ２４を介してＣＰＵ４７からライト信号WR1 〜WR3 が
出力されると、コントロールレジスタ２５はライト信号
WR1 〜WR3 に応答して図４に示すコントロール信号CR1
〜CR3 を出力する。コントロール信号CR1〜CR3 はその
出力タイミングが異なるため、最初に第１のデータレジ
スタ４４、次に第１のデータレジスタ４５、最後に第１
のデータレジスタ４６が、それぞれのデジタル入力信号
を書き込むとともに出力する。
選択信号SL1, SL2に基づいて第２モードに設定されてい
る場合について説明する。第２モードにおいて、デコー
ダ２４を介してＣＰＵ４７からライト信号WR1 〜WR3 が
出力されると、コントロールレジスタ２５はライト信号
WR1 〜WR3 に応答して図４に示すコントロール信号CR1
〜CR3 を出力する。コントロール信号CR1〜CR3 はその
出力タイミングが異なるため、最初に第１のデータレジ
スタ４４、次に第１のデータレジスタ４５、最後に第１
のデータレジスタ４６が、それぞれのデジタル入力信号
を書き込むとともに出力する。
【００２６】この時、制御回路２６は第２モードに設定
されているので、コントロール信号CR1 〜CR3 を第２の
コントロール信号CR4 〜CR6 として出力しない。その結
果、各第２のデータレジスタ２１〜２３は第１のデータ
レジスタ４４〜４６から順次出力されるデジタル入力信
号を受け付けない。
されているので、コントロール信号CR1 〜CR3 を第２の
コントロール信号CR4 〜CR6 として出力しない。その結
果、各第２のデータレジスタ２１〜２３は第１のデータ
レジスタ４４〜４６から順次出力されるデジタル入力信
号を受け付けない。
【００２７】そして、最後に第１のデータレジスタ４６
がコントロール信号CR3 に基づいてデジタル入力信号を
書き込むとともに出力した後、タイマ２７からトリガTG
が出力される。制御回路２６はこのトリガTGを各第２の
データレジスタ２１〜２３に一斉に出力する。各第２の
データレジスタ２１〜２３はこのトリガTGに応答して一
斉にそれぞれのデジタル入力信号を書き込み次段のＤ／
Ａコンバータ４１〜４３に出力する。各Ｄ／Ａコンバー
タ４１〜４３はトリガTGに同期してそれぞれのデジタル
入力信号を変換して各チャネルとも同期のとれたアナロ
グ出力信号を出力する。
がコントロール信号CR3 に基づいてデジタル入力信号を
書き込むとともに出力した後、タイマ２７からトリガTG
が出力される。制御回路２６はこのトリガTGを各第２の
データレジスタ２１〜２３に一斉に出力する。各第２の
データレジスタ２１〜２３はこのトリガTGに応答して一
斉にそれぞれのデジタル入力信号を書き込み次段のＤ／
Ａコンバータ４１〜４３に出力する。各Ｄ／Ａコンバー
タ４１〜４３はトリガTGに同期してそれぞれのデジタル
入力信号を変換して各チャネルとも同期のとれたアナロ
グ出力信号を出力する。
【００２８】このように本実施例においては、３チャネ
ルのＤ／Ａコンバータ４１〜４３に対して、各チャネル
間の位相ずれがない状態で全チャネル同時に一定周期毎
のＤ／Ａ変換動作を行わせることができる。但し、本実
施例においては、データレジスタ２１〜２３、制御回路
２６、タイマ２７等を設けると共に、ＣＰＵ４７からの
命令信号にリード／ライト信号R/W およびモード選択信
号SL１，SL２に対応するデータを含ませる必要がある
が、従来例においてＣＰＵ４７を３つ設けると共にタイ
マ動作を行わせるよりは、構成ならびに制御を簡単にす
ることができる。
ルのＤ／Ａコンバータ４１〜４３に対して、各チャネル
間の位相ずれがない状態で全チャネル同時に一定周期毎
のＤ／Ａ変換動作を行わせることができる。但し、本実
施例においては、データレジスタ２１〜２３、制御回路
２６、タイマ２７等を設けると共に、ＣＰＵ４７からの
命令信号にリード／ライト信号R/W およびモード選択信
号SL１，SL２に対応するデータを含ませる必要がある
が、従来例においてＣＰＵ４７を３つ設けると共にタイ
マ動作を行わせるよりは、構成ならびに制御を簡単にす
ることができる。
【００２９】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、第２モードにおいて、第１の制御信
号を構成する各コントロール信号CR1 〜CR3 はどのよう
な順番で出力されてもよい。また、第２の制御信号とし
てのトリガ信号TGは、タイマ２７によらず他の外部トリ
ガ発生装置から出力するようにしてもよい。さらに、上
記実施例では３つのＤ／Ａコンバータ４１〜４３を用い
る３チャンネルのＤ／Ａコンバータにおける入力インタ
フェース回路を示したが、２チャンネル以下または４チ
ャンネル以上の場合においても同様に実施すればよい。
ではなく、例えば、第２モードにおいて、第１の制御信
号を構成する各コントロール信号CR1 〜CR3 はどのよう
な順番で出力されてもよい。また、第２の制御信号とし
てのトリガ信号TGは、タイマ２７によらず他の外部トリ
ガ発生装置から出力するようにしてもよい。さらに、上
記実施例では３つのＤ／Ａコンバータ４１〜４３を用い
る３チャンネルのＤ／Ａコンバータにおける入力インタ
フェース回路を示したが、２チャンネル以下または４チ
ャンネル以上の場合においても同様に実施すればよい。
【００３０】
【発明の効果】以上詳述したように本発明によれば、モ
ード選択手段により、複数の第２のデータレジスタの各
々の同期／非同期を切り換えることができる。従って、
第１モードでは、第２のデータレジスタの各々が非同期
で動作する。一方、第２モードでは、複数チャネルのＤ
／Ａコンバータに対して、各チャネル間の位相ずれがな
い状態で全チャネル同時に一定周期毎のＤ／Ａ変換動作
を行わせることができる入力インタフェース回路を、簡
単な構成によって提供することができる優れた効果があ
る。
ード選択手段により、複数の第２のデータレジスタの各
々の同期／非同期を切り換えることができる。従って、
第１モードでは、第２のデータレジスタの各々が非同期
で動作する。一方、第２モードでは、複数チャネルのＤ
／Ａコンバータに対して、各チャネル間の位相ずれがな
い状態で全チャネル同時に一定周期毎のＤ／Ａ変換動作
を行わせることができる入力インタフェース回路を、簡
単な構成によって提供することができる優れた効果があ
る。
【図１】本発明の原理説明図である。
【図２】本発明を具体化した一実施例のブロック回路図
である。
である。
【図３】一実施例の各波形図である。
【図４】一実施例の各波形図である。
【図５】従来例のブロック回路図である。
２１〜２３ 第２のデータレジスタ ４１〜４３ Ｄ／Ａコンバータ ４４〜４６ 第１のデータレジスタ CR1 〜CR3 コントロール信号 TG トリガ信号 SL1,SL2 モード選択信号 ２６ 制御回路
フロントページの続き (56)参考文献 特開 昭58−12046（ＪＰ，Ａ) 特開 昭61−245020（ＪＰ，Ａ) 特開 昭63−13199（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 複数のデジタル入力信号の各々に対応し
て設けられ、各々のデジタル入力信号を書き込むととも
に出力する複数の第１のデータレジスタと、 該複数の第１のデータレジスタの出力信号の各々に対応
して設けられ、各々の第１のデータレジスタの出力信号
を書き込むとともに出力する複数の第２のデータレジス
タと、 該複数の第２のデータレジスタの出力信号の各々に対応
して設けられ、各々の第２のデータレジスタの出力信号
をＤ／Ａ変換してアナログ出力信号を出力 する複数のＤ
／Ａコンバータとを有し、 前記複数の第１のデータレジスタの各々は、複数の第１
の制御信号の各々に基づいて入出力動作を行い、 前記複数の第２のデータレジスタの各々は、前記複数の
第１の制御信号の各々又は第２の制御信号に基づいて入
出力動作を行うとともに、 前記複数の第２のデータレジスタの各々を前記複数の第
１の制御信号の各々に基づいて非同期に入出力動作を行
う第１モードと、前記複数の第２のデータレジスタの各
々を前記第２の制御信号に同期して入出力動作を行う第
２モードとを選択するモード選択手段を設けたことを特
徴とする請求項１に記載のＤ／Ａ変換装置。 - 【請求項２】 前記第１モードにおいては、前記複数の
第１の制御信号の各々を前記複数の第２のデータレジス
タの各々に供給し、前記第２モードにおいては、前記複
数の第１の制御信号の各々を前記複数の第２のデータレ
ジスタの各々に供給することを禁止して、前記第２の制
御信号を前記複数の第２のデータレジスタの各々に供給
する制御回路を備えたことを特徴とする請求項１に記載
のＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030990A JP3056867B2 (ja) | 1992-02-18 | 1992-02-18 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030990A JP3056867B2 (ja) | 1992-02-18 | 1992-02-18 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235770A JPH05235770A (ja) | 1993-09-10 |
| JP3056867B2 true JP3056867B2 (ja) | 2000-06-26 |
Family
ID=12319055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030990A Expired - Fee Related JP3056867B2 (ja) | 1992-02-18 | 1992-02-18 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3056867B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100867546B1 (ko) * | 2006-08-21 | 2008-11-06 | 삼성전기주식회사 | 아날로그 디지털 변환기 |
| JP5622037B2 (ja) * | 2010-08-05 | 2014-11-12 | 横河電機株式会社 | アナログ出力モジュール |
-
1992
- 1992-02-18 JP JP4030990A patent/JP3056867B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235770A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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