JP2000076090A - データ発生装置 - Google Patents
データ発生装置Info
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- JP2000076090A JP2000076090A JP10244747A JP24474798A JP2000076090A JP 2000076090 A JP2000076090 A JP 2000076090A JP 10244747 A JP10244747 A JP 10244747A JP 24474798 A JP24474798 A JP 24474798A JP 2000076090 A JP2000076090 A JP 2000076090A
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Abstract
(57)【要約】
【課題】メモリへのデータ格納時にビットの並び替えを
行うことによりデータ発生の不要な遅れを回避すること
のできるデータ発生装置を提供する。 【解決手段】複数のメモリにあらかじめ格納した各チャ
ンネルのデータを複数のデータバスを介してそれぞれ読
み出し、各チャンネルごとの読み出しデータを個別に直
列変換することにより、複数チャンネルのデータを発生
するように構成したデータ発生装置において、前記メモ
リにあらかじめ格納するデータの並びを変える並び替え
制御回路を備え、この並び替え制御回路により並び替え
たデータを前記メモリに格納しておくことにより、チャ
ンネル間でデータの発生に遅れが生じないように構成す
る。
行うことによりデータ発生の不要な遅れを回避すること
のできるデータ発生装置を提供する。 【解決手段】複数のメモリにあらかじめ格納した各チャ
ンネルのデータを複数のデータバスを介してそれぞれ読
み出し、各チャンネルごとの読み出しデータを個別に直
列変換することにより、複数チャンネルのデータを発生
するように構成したデータ発生装置において、前記メモ
リにあらかじめ格納するデータの並びを変える並び替え
制御回路を備え、この並び替え制御回路により並び替え
たデータを前記メモリに格納しておくことにより、チャ
ンネル間でデータの発生に遅れが生じないように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数チャンネルの
ビットデータを発生するデータ発生装置に関するもので
ある。
ビットデータを発生するデータ発生装置に関するもので
ある。
【０００２】
【従来の技術】従来よりＬＳＩテスタ等ではビットデー
タを複数チャネル同時に発生させるデータ発生装置が使
用されている。図５にこの種の一般的なデータ発生装置
の原理構成図を示す。この装置は、データを記憶するメ
モリ４を備え、あらかじめデータをこのメモリ４に格納
しておき、その後メモリ４からデータを適宜読み出して
出力することを骨子とするものである。
タを複数チャネル同時に発生させるデータ発生装置が使
用されている。図５にこの種の一般的なデータ発生装置
の原理構成図を示す。この装置は、データを記憶するメ
モリ４を備え、あらかじめデータをこのメモリ４に格納
しておき、その後メモリ４からデータを適宜読み出して
出力することを骨子とするものである。
【０００３】読み出しデータをメモリ４にあらかじめ格
納するときは、データ設定装置（通常ＣＰＵが用いられ
る）２からの設定データを第２のセレクタ５により選択
してメモリ４に書き込む。このときの書き込みアドレス
は、データ設定装置２から出力されるアドレス（設定ア
ドレス）であり、この場合は第１のセレクタ３を介して
与えられる
納するときは、データ設定装置（通常ＣＰＵが用いられ
る）２からの設定データを第２のセレクタ５により選択
してメモリ４に書き込む。このときの書き込みアドレス
は、データ設定装置２から出力されるアドレス（設定ア
ドレス）であり、この場合は第１のセレクタ３を介して
与えられる
【０００４】メモリ４からデータを読み出すときは、ア
ドレス発生装置１から順次アドレスを発生させ、このア
ドレスをセレクタ３を介してメモリ４に与えてデータを
読み出す。読み出したデータはセレクタ５を介してデー
タ制御装置６に入力され、所定の処理を行って出力され
る。
ドレス発生装置１から順次アドレスを発生させ、このア
ドレスをセレクタ３を介してメモリ４に与えてデータを
読み出す。読み出したデータはセレクタ５を介してデー
タ制御装置６に入力され、所定の処理を行って出力され
る。
【０００５】次に具体例を用いて詳細に説明する。図６
（ａ）はデータ設定装置２から見たメモリマップの一例
であり、複数チャンネル（以下チャンネルをＣＨと表わ
す）ごとに区切られたアドレス空間上にデータが配置さ
れている。
（ａ）はデータ設定装置２から見たメモリマップの一例
であり、複数チャンネル（以下チャンネルをＣＨと表わ
す）ごとに区切られたアドレス空間上にデータが配置さ
れている。
【０００６】各チャンネルのデータはワード単位で格納
されており、そのワード形式は、例えば、同図（ｂ）に
示すように、１回の発生に必要なビット数ｎ（ここでは
ｎ＝２）で構成されるビットデータを、使用される順番
にｍ個（ここではｍ＝８）並べたものである。
されており、そのワード形式は、例えば、同図（ｂ）に
示すように、１回の発生に必要なビット数ｎ（ここでは
ｎ＝２）で構成されるビットデータを、使用される順番
にｍ個（ここではｍ＝８）並べたものである。
【０００７】図７に上記データ構成に基づく２チャンネ
ルのデータ発生装置の一例を示す。アドレス制御装置１
１はメモリ１２のアドレスおよびセレクト信号を制御す
るアドレス制御装置である。メモリ１２はＲＡＭであ
り、ここでは８ビット構成のメモリが使用される。
ルのデータ発生装置の一例を示す。アドレス制御装置１
１はメモリ１２のアドレスおよびセレクト信号を制御す
るアドレス制御装置である。メモリ１２はＲＡＭであ
り、ここでは８ビット構成のメモリが使用される。
【０００８】このメモリ１２は、複数のＲＡＭで構成さ
れ（ただし、ＲＡＭは必ずしも物理的に分離されている
必要はない）、アドレス制御装置１１から出力されるセ
レクト信号ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４によってそ
れぞれセレクトされるようになっている。ここで、セレ
クト信号ＣＳ１とＣＳ３で選択される側をチャンネル１
（ＣＨ１）とし、ＣＳ２，ＣＳ４で選択される側をＣＨ
２とする。
れ（ただし、ＲＡＭは必ずしも物理的に分離されている
必要はない）、アドレス制御装置１１から出力されるセ
レクト信号ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４によってそ
れぞれセレクトされるようになっている。ここで、セレ
クト信号ＣＳ１とＣＳ３で選択される側をチャンネル１
（ＣＨ１）とし、ＣＳ２，ＣＳ４で選択される側をＣＨ
２とする。
【０００９】なお、これらのＲＡＭへ書き込む設定デー
タはバッファ１３ａ，１３ｂ（８ビット構成の２個のバ
ッファ）経由で与えられる。
タはバッファ１３ａ，１３ｂ（８ビット構成の２個のバ
ッファ）経由で与えられる。
【００１０】さて、データ読み出しは次のように行われ
る。図８（ｃ）および（ｅ）に示すようにセレクト信号
ＣＳ１，ＣＳ３によりＣＨ１のＲＡＭのデータ（１ワー
ド）が読み出され、マルチプレクサ１４を介して（同図
（ｆ）参照）並列・直列変換器１５ａに入力される。並
列・直列変換器１５ａでは基準クロックごとに直列変換
してＣＨ１のデータをＤＴ１，ＤＴ２，．．．の順に出
力する。
る。図８（ｃ）および（ｅ）に示すようにセレクト信号
ＣＳ１，ＣＳ３によりＣＨ１のＲＡＭのデータ（１ワー
ド）が読み出され、マルチプレクサ１４を介して（同図
（ｆ）参照）並列・直列変換器１５ａに入力される。並
列・直列変換器１５ａでは基準クロックごとに直列変換
してＣＨ１のデータをＤＴ１，ＤＴ２，．．．の順に出
力する。
【００１１】他方、セレクト信号ＣＳ２，ＣＳ４がアク
ティブになるとＣＨ２のＲＡＭデータが読み出され、マ
ルチプレクサ１４を介して（同図（ｇ）参照）並列・直
列変換器１５ｂに入力される。並列・直列変換器１５ｂ
では基準クロックごとに直列変換してＣＨ２のデータを
ＤＴ１，ＤＴ２，．．．の順に出力する。
ティブになるとＣＨ２のＲＡＭデータが読み出され、マ
ルチプレクサ１４を介して（同図（ｇ）参照）並列・直
列変換器１５ｂに入力される。並列・直列変換器１５ｂ
では基準クロックごとに直列変換してＣＨ２のデータを
ＤＴ１，ＤＴ２，．．．の順に出力する。
【００１２】この場合、ＣＨ２のデータ出力はＣＨ１の
データ出力に対して１クロック分だけ位相がずれてい
る。そこで、ＣＨ１のデータ出力をパイプライン調整回
路１６を介して１クロック分遅らせ、図８の（ｉ），
（ｊ）に示すように、ＣＨ１とＣＨ２のデータ出力のタ
イミングが揃うようにしている。
データ出力に対して１クロック分だけ位相がずれてい
る。そこで、ＣＨ１のデータ出力をパイプライン調整回
路１６を介して１クロック分遅らせ、図８の（ｉ），
（ｊ）に示すように、ＣＨ１とＣＨ２のデータ出力のタ
イミングが揃うようにしている。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
装置ではデータの発生に不要な遅れが生じるという課題
があった。上記例では１クロック分の遅れであるが、ｎ
ＣＨのデータ発生装置では原理的に（ｎ−１）クロック
分の遅延が発生する。
装置ではデータの発生に不要な遅れが生じるという課題
があった。上記例では１クロック分の遅れであるが、ｎ
ＣＨのデータ発生装置では原理的に（ｎ−１）クロック
分の遅延が発生する。
【００１４】また、データ発生は必ずしもＤＴ１からＤ
Ｔ２，．．．の順とは限らず、例えばＤＴ８からＤＴ
９，．．．の順に発生させたい場合もあるが、従来の構
成ではＣＨ１用のＲＡＭとＣＨ２用のＲＡＭを同時に読
むことができないため、不要な遅れを生じさせずにデー
タを発生させることは不可能である。
Ｔ２，．．．の順とは限らず、例えばＤＴ８からＤＴ
９，．．．の順に発生させたい場合もあるが、従来の構
成ではＣＨ１用のＲＡＭとＣＨ２用のＲＡＭを同時に読
むことができないため、不要な遅れを生じさせずにデー
タを発生させることは不可能である。
【００１５】以上のような課題は各ＣＨのデータバスを
共有化していることに起因しておりデータバスを分離す
れば一応解決するものの、データバスを分離するために
はＣＨ数の分だけ双方向バッファやマルチプレクサが必
要となり、あまり現実的ではない。
共有化していることに起因しておりデータバスを分離す
れば一応解決するものの、データバスを分離するために
はＣＨ数の分だけ双方向バッファやマルチプレクサが必
要となり、あまり現実的ではない。
【００１６】本発明の目的は、上記の課題を解決するも
ので、メモリへのデータ格納時にビットの並び替えを行
うことによりデータ発生の不要な遅れを回避することの
できるデータ発生装置を提供するものである。
ので、メモリへのデータ格納時にビットの並び替えを行
うことによりデータ発生の不要な遅れを回避することの
できるデータ発生装置を提供するものである。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために、本発明では、複数のメモリにあらかじめ格納
した各チャンネルのデータを複数のデータバスを介して
それぞれ読み出し、各チャンネルごとの読み出しデータ
を個別に直列変換することにより、複数チャンネルのデ
ータを発生するように構成したデータ発生装置におい
て、前記メモリにあらかじめ格納するデータの並びを変
える並び替え制御回路を備え、この並び替え制御回路に
より並び替えたデータを前記メモリに格納しておくこと
により、チャンネル間でデータの発生に遅れが生じない
ようにしたことを特徴とする。
るために、本発明では、複数のメモリにあらかじめ格納
した各チャンネルのデータを複数のデータバスを介して
それぞれ読み出し、各チャンネルごとの読み出しデータ
を個別に直列変換することにより、複数チャンネルのデ
ータを発生するように構成したデータ発生装置におい
て、前記メモリにあらかじめ格納するデータの並びを変
える並び替え制御回路を備え、この並び替え制御回路に
より並び替えたデータを前記メモリに格納しておくこと
により、チャンネル間でデータの発生に遅れが生じない
ようにしたことを特徴とする。
【００１８】並び替え制御回路によりデータの並びを変
えてメモリに格納しておく。これにより、ＣＨ間でのデ
ータ発生の遅れを生じることなく必要なデータを各ＣＨ
同時に読み出すことができる。
えてメモリに格納しておく。これにより、ＣＨ間でのデ
ータ発生の遅れを生じることなく必要なデータを各ＣＨ
同時に読み出すことができる。
【００１９】この場合、請求項２のように、各ＣＨのデ
ータは異なるデータバスに接続されたメモリに格納され
ている。
ータは異なるデータバスに接続されたメモリに格納され
ている。
【００２０】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るデータ発生装置の原理構
成図、図２はメモリ格納データのワード構成例、図３は
本発明に係るデータ発生装置の一実施例を示す構成図で
ある。
説明する。図１は本発明に係るデータ発生装置の原理構
成図、図２はメモリ格納データのワード構成例、図３は
本発明に係るデータ発生装置の一実施例を示す構成図で
ある。
【００２１】従来の構成図（図５、図７）との違いは、
データ制御装置６におけるパイプライン調整がないこと
と、設定データの並び替えを行う並び替え制御装置７追
加した点である。
データ制御装置６におけるパイプライン調整がないこと
と、設定データの並び替えを行う並び替え制御装置７追
加した点である。
【００２２】並び替え制御装置７は各ＣＨのメモリワー
ドを並び変える機能を有するものである。例えば図２に
示すように、データ設定装置２からＤＴ１，ＤＴ
２，．．．，ＤＴ８の順に出力されるＣＨ２用の設定デ
ータをＤＴ５，ＤＴ６，ＤＴ７，ＤＴ８，ＤＴ１，ＤＴ
２，ＤＴ３，ＤＴ４の順に並び替える。
ドを並び変える機能を有するものである。例えば図２に
示すように、データ設定装置２からＤＴ１，ＤＴ
２，．．．，ＤＴ８の順に出力されるＣＨ２用の設定デ
ータをＤＴ５，ＤＴ６，ＤＴ７，ＤＴ８，ＤＴ１，ＤＴ
２，ＤＴ３，ＤＴ４の順に並び替える。
【００２３】なお、ビットデータの並び替えは１チャン
ネルだけではなく、全チャンネルについてそれぞれ任意
の順番に並び替えることができる。
ネルだけではなく、全チャンネルについてそれぞれ任意
の順番に並び替えることができる。
【００２４】このような構成における動作を図４のフロ
ーチャートを参照して次に説明する。セレクト信号ＣＳ
１でセレクトされるメモリをＲＡＭ１、ＣＳ２でセレク
トされるメモリをＲＡＭ２、ＣＳ３でセレクトされるメ
モリをＲＡＭ３、ＣＳ４でセレクトされるメモリをＲＡ
Ｍ４と呼ぶ。
ーチャートを参照して次に説明する。セレクト信号ＣＳ
１でセレクトされるメモリをＲＡＭ１、ＣＳ２でセレク
トされるメモリをＲＡＭ２、ＣＳ３でセレクトされるメ
モリをＲＡＭ３、ＣＳ４でセレクトされるメモリをＲＡ
Ｍ４と呼ぶ。
【００２５】本発明では、データの並び替えを行うこと
により、データ発生時に必要なデータは、データバスの
異なるＲＡＭ１とＲＡＭ４、およびＲＡＭ３とＲＡＭ２
に格納され、これによりデータ発生時に必要なデータが
同時に読み出さけめすことができる。
により、データ発生時に必要なデータは、データバスの
異なるＲＡＭ１とＲＡＭ４、およびＲＡＭ３とＲＡＭ２
に格納され、これによりデータ発生時に必要なデータが
同時に読み出さけめすことができる。
【００２６】すなわち、セレクト信号ＣＳ１とＣＳ４が
図４の（ｃ），（ｄ）に示すように同時にアクティブと
なり、ＲＡＭ１のデータ（ＣＨ１のＤＴ１，．．．ＤＴ
４）とＲＡＭ４のデータ（ＣＨ２のＤＴ１，．．．ＤＴ
４）が読み出され、マルチプレクサ１４を介して並列・
直列変換器１５ａ，１５ｂにそれぞれ入力される。並列
・直列変換器１５ａと１５ｂは、基準クロックに同期し
て、両者同じタイミングで各直列変換データＤＴ
１，．．．ＤＴ４を順次出力する。
図４の（ｃ），（ｄ）に示すように同時にアクティブと
なり、ＲＡＭ１のデータ（ＣＨ１のＤＴ１，．．．ＤＴ
４）とＲＡＭ４のデータ（ＣＨ２のＤＴ１，．．．ＤＴ
４）が読み出され、マルチプレクサ１４を介して並列・
直列変換器１５ａ，１５ｂにそれぞれ入力される。並列
・直列変換器１５ａと１５ｂは、基準クロックに同期し
て、両者同じタイミングで各直列変換データＤＴ
１，．．．ＤＴ４を順次出力する。
【００２７】次に、セレクト信号ＣＳ３とＣＳ２が図４
の（ｅ），（ｆ）に示すように同時にアクティブとな
り、ＲＡＭ３のデータ（ＣＨ１のＤＴ５，．．．ＤＴ
８）とＲＡＭ２のデータ（ＣＨ２のＤＴ５，．．．ＤＴ
８）が読み出され、マルチプレクサ４を介して並列・直
列変換器１５ａ，１５ｂにそれぞれ入力される。並列・
直列変換器１５ａと１５ｂは、基準クロックに同期し
て、両者同じタイミングで各直列変換データＤＴ
５，．．．ＤＴ８を順次出力する。
の（ｅ），（ｆ）に示すように同時にアクティブとな
り、ＲＡＭ３のデータ（ＣＨ１のＤＴ５，．．．ＤＴ
８）とＲＡＭ２のデータ（ＣＨ２のＤＴ５，．．．ＤＴ
８）が読み出され、マルチプレクサ４を介して並列・直
列変換器１５ａ，１５ｂにそれぞれ入力される。並列・
直列変換器１５ａと１５ｂは、基準クロックに同期し
て、両者同じタイミングで各直列変換データＤＴ
５，．．．ＤＴ８を順次出力する。
【００２８】このように、本発明では各ＣＨのデータを
並列・直列変換器から同じタイミングで発生させること
ができ、ＣＨ間でのデータ発生の遅れは全く生じない。
したがって、従来のように並列・直列変換器の出力を遅
れさせるパイプライン調整などは全く不要である。
並列・直列変換器から同じタイミングで発生させること
ができ、ＣＨ間でのデータ発生の遅れは全く生じない。
したがって、従来のように並列・直列変換器の出力を遅
れさせるパイプライン調整などは全く不要である。
【００２９】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
【００３０】例えば、並び替え制御回路は、例えばスイ
ッチ回路を用い、データ設定装置２から出力されるデー
タの順序を適宜に切り替えてメモリ４に入力するように
しても実施例と同様の並び替えが実現できる。
ッチ回路を用い、データ設定装置２から出力されるデー
タの順序を適宜に切り替えてメモリ４に入力するように
しても実施例と同様の並び替えが実現できる。
【００３１】
【発明の効果】以上説明したように本発明によれば次の
ような効果がある。 (１) 並び替え制御回路によりあらかじめデータの並
びを変えてメモリに格納しておくことにより、ＣＨ間で
のデータ発生に遅れを生ずることなく容易に各ＣＨのデ
ータを同時に読み出すことができる。 (２) 必要なデータを各ＣＨ同時に読み出すことが可
能なため、途中ビット位置からデータを発生させること
も容易に実現することができる。
ような効果がある。 (１) 並び替え制御回路によりあらかじめデータの並
びを変えてメモリに格納しておくことにより、ＣＨ間で
のデータ発生に遅れを生ずることなく容易に各ＣＨのデ
ータを同時に読み出すことができる。 (２) 必要なデータを各ＣＨ同時に読み出すことが可
能なため、途中ビット位置からデータを発生させること
も容易に実現することができる。
【図面の簡単な説明】
【図１】本発明に係るデータ発生装置の原理構成図であ
る。
る。
【図２】メモリ格納データのワード構成例を示す図であ
る。
る。
【図３】本発明に係るデータ発生装置の一実施例を示す
構成図である。
構成図である。
【図４】本発明の動作を説明するためのタイムチャート
である。
である。
【図５】従来のデータ発生装置の原理構成図である。
【図６】従来の装置におけるメモリ格納データのワード
構成例を示す図である。
構成例を示す図である。
【図７】従来の装置の一具体例を示す構成図である。
【図８】従来の装置の動作を説明するためのタイムチャ
ートである。
ートである。
１ アドレス発生装置 ２ データ設定装置 ３ 第１のセレクタ ４，１２ メモリ ５ 第２のセレクタ ６ データ制御装置 ７ 並び替え制御装置 １１ アドレス制御回路 １３ａ，１３ｂ バッファ １４ マルチプレクサ １５ａ，１５ｂ 並列・直列変換器
Claims (2)
- 【請求項１】複数のメモリにあらかじめ格納した各チャ
ンネルのデータを複数のデータバスを介してそれぞれ読
み出し、各チャンネルごとの読み出しデータを個別に直
列変換することにより、複数チャンネルのデータを発生
するように構成したデータ発生装置において、 前記メモリにあらかじめ格納するデータの並びを変える
並び替え制御回路を備え、この並び替え制御回路により
並び替えたデータを前記メモリに格納しておくことによ
り、チャンネル間でデータの発生に遅れが生じないよう
にしたことを特徴とするデータ発生装置。 - 【請求項２】同じタイミングで発生させる前記各チャン
ネルのデータは、異なるデータバスに接続されたメモリ
にそれぞれ格納しておくようにしたことを特徴とする請
求項１記載のデータ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24474798A JP3463571B2 (ja) | 1998-08-31 | 1998-08-31 | データ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24474798A JP3463571B2 (ja) | 1998-08-31 | 1998-08-31 | データ発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000076090A true JP2000076090A (ja) | 2000-03-14 |
| JP3463571B2 JP3463571B2 (ja) | 2003-11-05 |
Family
ID=17123302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24474798A Expired - Fee Related JP3463571B2 (ja) | 1998-08-31 | 1998-08-31 | データ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463571B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1320621C (zh) * | 2000-03-24 | 2007-06-06 | 株式会社鼎新 | 基于事件的测试系统的延迟时间插入 |
-
1998
- 1998-08-31 JP JP24474798A patent/JP3463571B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1320621C (zh) * | 2000-03-24 | 2007-06-06 | 株式会社鼎新 | 基于事件的测试系统的延迟时间插入 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3463571B2 (ja) | 2003-11-05 |
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