JP4991587B2

JP4991587B2 - データ遅延回路およびフェージングシミュレータ

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Publication number: JP4991587B2
Application number: JP2008029210A
Authority: JP
Inventors: 貴志柳本; 健塩入; 剛秀後藤
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2008-02-08
Filing date: 2008-02-08
Publication date: 2012-08-01
Anticipated expiration: 2028-02-08
Also published as: JP2009188915A

Description

本発明は、小さな回路規模で、入力するデータ列に対して複数の任意の遅延が付与された複数系列のデータ信号を生成することができるデータ遅延回路およびそれを用いたフェージングシミュレータに関する。

電波を用いた通信、放送では、送信電波が複数の異なる伝搬路を経て受信される所謂マルチパスという現象が発生する。マルチパスの場合、異なる伝搬路を経ることによる到来時間、振幅および雑音量が異なる電波が合成されて受信されることになり、その合成により互いに信号を強めたり弱めたり、位相を乱して受信状態を変動させるフェージングが発生する。

したがって、電波による通信を行う装置では、このマルチパスに対する性能の評価が必要となる。

一般にマルチパスの性能評価を行う場合、同一の送信用信号に、それぞれ所望の遅延、振幅および雑音を付与して異なる伝搬路をそれぞれ経由した複数の擬似的な信号を生成してこれらを合成するフェージングシミュレータが用いられており、このフェージングシミュレータによって生成した信号を受信装置に与えてマルチパスに対する性能評価を行っている。

上記のフェージングシミュレータとしては、送信に用いるデータ列に指定された任意の遅延を与えて並列に出力する回路が必要になる。

この回路の一例として、次の特許文献１には、図４のように、入力データＤを、複数ｎ段直列に接続されたフリップフロップ１０（１）〜１０（ｎ）の初段のフリップフロップ１０（ｎ）に入力して、順次後段へシフトさせるとともに、各フリップフロップ１０（１）〜１０（ｎ）の出力を複数（ここでは４つ）のデータセレクタ１１（１）〜１１（４）によって選択する構成の遅延回路が開示されている。

この遅延回路の場合、４つのデータセレクタ１１（１）〜１１（４）に対する制御により、入力データ列Ｄに対して任意の異なる４つの遅延を与えたデータ列を出力させることができる。

例えば、入力データ列Ｄがｄ１、ｄ２、ｄ３、…の順に入力されるものとし、指定された相対遅延データ数が（５，１１，１５）とすると、データセレクタ１１（１）は最終段のフリップフロップ１０（１）の出力を選択し、データセレクタ１１（２）は最終から５段目のフリップフロップ１０（５）の出力を選択し、データセレクタ１１（３）は最終から１１段目のフリップフロップ１０（１１）の出力を選択し、データセレクタ１１（４）は最終から１５段目のフリップフロップ１０（１５）の出力を選択する。

このデータセレクタの設定により、最終段のフリップフロップ１０（１）にデータｄ１が記憶された段階をスタート時間として、データセレクタ１１（１）からは、ｄ１、ｄ２、…の順にデータが出力され、データセレクタ１１（２）からは、ｄ５、ｄ６、…の順にデータが出力され、データセレクタ１１（３）からは、ｄ１１、ｄ１２、…の順にデータが出力され、データセレクタ１１（４）からは、ｄ１５、ｄ１６、…の順にデータが出力されることになり、最終段のフリップフロップ１０（１）から出力されるデータ列を基準とし、その基準データ列と、その基準データ列に対して所望の遅延データ数の遅延が与えられた遅延データ列とが並列出力される。

特許第３８５４２６４号公報

しかしながら、上記構成の遅延回路では、相対遅延データ数が多い場合に、回路規模が膨大化するという問題があった。

例えば、１０ｎｓのサンプル時間を有するデータ列に最大でデータ１０００個分（１０μｓ）の遅延を与えようとすれば、１０００個のフリップフロップおよび１０００対１のデータセレクタが必要となり、そのデータを伝達するための配線数も４０００組必要となり、実現はきわめて困難である。

本発明は上記課題を解決し、小さな回路規模で、任意の遅延が付与された複数系列のデータ信号を生成することができるデータ遅延回路およびそれを用いたフェージングシミュレータを提供することを目的としている。

前記目的を達成するために、本発明の請求項１のデータ遅延回路（２０）は、
入力データ列（Ｄ）と同等の基準データ列（Ｄ１）と、該基準データ列に対して任意に指定された相対遅延データ数（ｋ１〜ｋ３）分遅延した遅延データ列（Ｄ２〜Ｄ４）とを生成し、前記基準データ列と遅延データ列とを並列出力するデータ遅延回路において、
前記入力データ列を、１入力データずつ複数Ｍの信号経路に順番に且つ巡回的に振り分ける第１データセレクタ（２１）と、
デュアルポート型ＲＡＭからなり、前記第１データセレクタによって前記複数Ｍの信号経路に出力されたデータをそれぞれ記憶するための複数Ｍの入力側メモリ（２２（１）〜２２（４））と、
前記複数Ｍの入力側メモリから読み出されたデータのいずれかを選択する複数Ｍの第２データセレクタ（２３（１）〜２３（４））と、
デュアルポート型ＲＡＭからなり、前記複数Ｍの第２データセレクタによって選択されたデータをそれぞれ記憶するための複数Ｍの出力側メモリ（２５（１）〜２５（４））と、
前記複数Ｍの入力側メモリに記憶されたデータを入力順に読み出し、該読み出したデータを前記複数Ｍの第２データセレクタのうちの特定の第２データセレクタに対する切換処理により入力順に選択して前記基準データ列を生成し、該特定の第２データセレクタに対応する前記出力側メモリにアドレス順に書込むとともに、前記入力側メモリから読み出されるデータのうち前記基準データ列の先頭データに対して前記指定された相対遅延データ数分遅れたデータ以降のデータ列を前記特定の第２データセレクタと異なる第２データセレクタで入力順に選択して前記遅延データ列を生成し、当該第２データセレクタに対応する前記出力側メモリにアドレス順に書込み、前記複数Ｍの出力側メモリに対して共通アドレスで読出処理することで、前記基準データ列と遅延データ列とを並列出力させる制御部（３０）とを備えたことを特徴とする。

また、本発明の請求項２のフェージングシミュレータ（４０）は、
入力データ列（Ｄ）と同等の基準データ列（Ｄ１）と、該基準データ列に対して任意に指定された相対遅延データ数（ｋ１〜ｋ３）分遅延した遅延データ列（Ｄ２〜Ｄ４）とを生成し、前記基準データ列と遅延データ列とを並列出力するデータ遅延回路（２０）と、
前記データ遅延回路から並列出力されるデータ列の振幅を任意に指定された値に設定し、雑音を付与する複数Ｍの振幅成分処理回路（４１（１）〜４１（４））と、
前記複数Ｍの振幅成分処理回路から出力されたデータ列を合成する合成回路（４５）とを有するフェージングシミュレータにおいて、
前記データ遅延回路が、
前記入力データ列を、１入力データずつ複数Ｍの信号経路に順番に且つ巡回的に振り分ける第１データセレクタ（２１）と、
デュアルポート型ＲＡＭからなり、前記第１データセレクタによって前記複数Ｍの信号経路に出力されたデータをそれぞれ記憶するための複数Ｍの入力側メモリ（２２（１）〜２２（４））と、
前記複数Ｍの入力側メモリから読み出されたデータのいずれかを選択する複数Ｍの第２データセレクタ（２３（１）〜２３（４））と、
デュアルポート型ＲＡＭからなり、前記複数Ｍの第２データセレクタによって選択されたデータをそれぞれ記憶するための複数Ｍの出力側メモリ（２５（１）〜２５（４））と、
前記複数Ｍの入力側メモリに記憶されたデータを入力順に読み出し、該読み出したデータを前記複数Ｍの第２データセレクタのうちの特定の第２データセレクタに対する切換処理により入力順に選択して前記基準データ列を生成し、該特定の第２データセレクタに対応する前記出力側メモリにアドレス順に書込むとともに、前記入力側メモリから読み出されるデータのうち前記基準データ列の先頭データに対して前記指定された相対遅延データ数分遅れたデータ以降のデータ列を前記特定の第２データセレクタと異なる第２データセレクタで入力順に選択して前記遅延データ列を生成し、当該第２データセレクタに対応する前記出力側メモリにアドレス順に書込み、前記複数Ｍの出力側メモリに対して共通アドレスで読出処理することで、前記基準データ列と遅延データ列とを並列出力させる制御部（３０）とを備えていることを特徴とする。

このように本発明のデータ遅延回路は、入力データ列をデュアルポート型ＲＡＭからなる複数Ｍの入力側メモリに１データずつ順番に振り分けて記憶し、各入力側メモリに記憶されたデータを並列に順番に読み出しながら特定の第２データセレクタで選択して基準データ列を生成してその第２データセレクタに対応する出力側メモリに記憶させつつ、指定された相対遅延データ数に対応したデータを先頭とする遅延データ列を特定の第２データセレクタ以外の第２データセレクタで切換制御により生成して、その第２データセレクタに対応する出力側メモリにアドレス順に記憶させ、これら複数の出力側メモリに対して共通のアドレスで読出処理して、基準データ列と遅延データ列とを並列出力させている。

したがって、たとえ、１０ｎｓのサンプル時間に対して、データ１０００個の遅延（１０μｓの遅延）を与える場合であっても、１０００／Ｍ個のデータを記憶できる容量の入力側メモリと出力側メモリ、Ｍ対１の第２データセレクタで構成することができ、そのデータ伝達用の配線も数１０組程度できわめて少なくて済み、小さな回路規模で実現することができる。

以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したデータ遅延回路２０の構成を示している。

このデータ遅延回路２０は、クロックＣＫに同期して一つの入力ポート２０ａに入力される入力データ列Ｄに対し、その入力データ列Ｄと同等の基準データ列Ｄ１と、基準データ列Ｄ１に対して任意に指定された相対遅延データ数（ｋ１，ｋ２，ｋ３）分の遅延時間をそれぞれ与えられた遅延データ列Ｄ２〜Ｄ４とを、４つの出力ポート２０ｂ〜２０ｅから並列出力するためのものであり、入力データ列Ｄは、第１データセレクタ２１により１入力データずつ４つの信号経路に順番に且つ巡回的に振り分けられ、それぞれデュアルポート型ＲＡＭからなる４つの入力側メモリ２２（１）〜２２（４）に入力され、後述する制御部３０による書込制御により、入力順に且つアドレス順に記憶される。なお、入力側メモリ２２（１）〜２２（４）は、制御部３０によりＦＩＦＯあるいはリングバッファとして制御される。

入力側メモリ２２（１）〜２２（４）に記憶されたデータは、制御部３０の読出制御により入力順に読み出されて、４つの４対１の第２データセレクタ２３（１）〜２３（４）にそれぞれ入力される。

４つの第２データセレクタ２３（１）〜２３（４）は、入力される４つのデータのいずれかを制御部３０の制御によって選択して出力する。

第２データセレクタ２３（１）〜２３（４）から出力されるデータは、デュアルポート型ＲＡＭからなる４つの出力側メモリ２５（１）〜２５（４）にそれぞれ記憶される。

制御部３０は、入力側メモリ２２（１）〜２２（４）に記憶されたデータを入力順に読み出し、その読み出したデータを特定の第２データセレクタ２３（１）に対する切換処理により入力順に選択して基準データ列Ｄ１を生成し、その第２データセレクタ２３（１）に対応する出力側メモリ２５（１）にアドレス順に書込むとともに、入力側メモリ２２（１）〜２２（４）から読み出されるデータのうち基準データ列Ｄ１の先頭データに対して前記指定された相対遅延データ数（ｋ１，ｋ２，ｋ３）分遅れたデータ以降のデータ列を第２データセレクタ２３（２）〜２３（４）で入力順に選択して遅延データ列をそれぞれ生成し、それらの第２データセレクタ２３（２）〜２３（４）に対応する出力側メモリ２５（２）〜２５（４）にアドレス順に書込み、出力側メモリ２５（２）〜２５（４）に対して共通アドレスで読出処理することで、基準データ列Ｄ１と遅延データ列Ｄ２〜Ｄ４とを並列出力させる。なお、出力側メモリ２５（２）〜２５（４）は、制御部３０によりＦＩＦＯあるいはリングバッファとして制御される。

ここで、第１データセレクタ２１、入力側メモリ２２（１）〜２２（４）、第２データセレクタ２３（１）〜２３（４）および出力側メモリ２５（１）〜２５（４）に対する制御部３０の処理例をより具体的に説明する。

第１セレクタ２１については、クロックＣＫに同期して入力される切換信号ｓ１によりデータが一つずつ入力する毎にそれを異なる経路、即ち各入力側メモリ２２（１）〜２２（４）のそれぞれ入力経路に出力する。

また、入力側メモリ２２（１）〜２２（２）の書込処理については、第１データセレクタ２１から入力されたデータがアドレス順に記憶されるように制御する。

したがって、第１データセレクタ２１の切換が一巡する毎に、入力側メモリ２２（１）〜２２（２）に共通の書込アドレスＡが一つずつ歩進することになり、データの切換毎に選択された入力側メモリ２２に書込指令（Ｗ１）がなされる。

以上の処理により、各入力側メモリ２２（１）〜２２（４）には、入力データ列Ｄのデータが４個おきに所定の先頭アドレスＡ１から順に記憶されることになる。

入力側メモリ２２（１）〜２２（４）に対する読出処理、第２データセレクタ２３（１）〜２３（４）の切換処理および出力側メモリ２５（１）〜２５（４）に対する書込処理は、相対遅延データ数に応じてなされる。

ここで第２データセレクタ２３（１）〜２３（４）のうちの特定の第２データセレクタ２３（１）は、元の入力データ列と同等の基準データ列を生成するためのものであり、例えば入力側メモリ２２（１）〜２２（４）に４個（＝Ｍ）の連続するデータｄ１〜ｄ４が振り分け記憶された段階で、各入力側メモリ２２（１）〜２２（４）に共通の先頭アドレスＡ１を指定して読出指令（ｒ１）をすることで、データｄ１〜ｄ４を並列に読み出し、第２データセレクタ２３（１）をクロックＣＫに同期して順番に切り替えて（Ｓ２）、データｄ１〜ｄ４をその入力順に出力側メモリ２５（１）に入力させるとともに、この出力側メモリ２５（１）に対して書込アドレスＡを先頭アドレスＡ１から順に歩進させつつ書込指令（Ｗ２）をして、４つの連続したデータｄ１〜ｄ４を先頭アドレスＡ１から順に記憶させる。この処理はデータが４（＝Ｍ）個入力される毎に繰り返されるため、出力側メモリ２５（１）には、入力データと同じデータ順の基準データ列Ｄ１がアドレス順に記憶されることになる。

また、第２データセレクタ２３（２）とそれに対応した出力側メモリ２５（２）は、基準データ列Ｄ１に対して指定された相対遅延データ数ｋ１の値だけ遅延されたデータ列Ｄ２を生成するためのものであり、入力側メモリ２２（１）〜２２（４）にｋ１個までのデータが記憶されて、そのｋ１個目のデータｄ（ｋ１）を含む４つのデータが上記読出処理で読み出された段階で、第２データセレクタ２３（２）がそのデータｄ（ｋ１）を選択する状態に設定（Ｓ２）し、その選択されたデータを出力側メモリ２５（２）に与えて先頭アドレスＡ１に書込指令（Ｗ２）して記憶させる。そして、それ以降は、クロックＣＫに同期してｋ１に続くデータｄ（ｋ１＋１）、ｄ（ｋ１＋２）、……を順次選択させ、基準データ列Ｄ１に対してデータｋ１個分遅れた遅延データ列Ｄ２を生成して、出力側メモリ２５（２）にアドレス順に記憶させる。

また、第２データセレクタ２３（３）とそれに対応した出力側メモリ２５（３）は、基準となるデータＤ１に対して遅延データ数ｋ２の値だけ遅延されたデータ列Ｄ３を生成するためのものであり、入力側メモリ２２（１）〜２２（４）にｋ２個までのデータが記憶されて、そのｋ２個目のデータｄ（ｋ２）を含む４つのデータが上記読出処理で読み出された段階で、第２データセレクタ２３（３）がそのデータｄ（ｋ２）を選択する状態に設定（Ｓ２）し、その選択されたデータを出力側メモリ２５（３）に与えて先頭アドレスＡ１に書込指令（Ｗ２）して記憶させる。そして、それ以降は、クロックＣＫに同期してｋ２に続くデータｄ（ｋ２＋１）、ｄ（ｋ２＋２）、……を順次選択させ、基準データ列Ｄ１に対してデータｋ２個分遅れた遅延データ列Ｄ３を生成して、出力側メモリ２５（３）にアドレス順に記憶させる。

同様に、第２データセレクタ２３（４）とそれに対応した出力側メモリ２５（４）は、基準となるデータＤ１に対して指定された相対遅延データ数ｋ３の値だけ遅延されたデータ列Ｄ４を生成するためのものであり、入力側メモリ２２（１）〜２２（４）にｋ３個までのデータが記憶されて、そのｋ３個目のデータｄ（ｋ３）を含む４つのデータが上記読出処理で読み出された段階で、第２データセレクタ２３（４）がそのデータｄ（ｋ３）を選択する状態に設定（Ｓ２）し、その選択されたデータを出力側メモリ２５（４）に与えて先頭アドレスＡ１に書込指令（Ｗ２）して記憶させる。そして、それ以降は、クロックＣＫに同期してｋ３番目に続くデータｄ（ｋ３＋１）、ｄ（ｋ３＋２）、……を順次選択させ、基準データ列Ｄ１に対してデータｋ３個分遅れた遅延データ列Ｄ４を生成して、出力側メモリ２５（４）にアドレス順に記憶させる。

制御部３０は、以上の処理を並列的に行い、入力データ列Ｄと同じようにデータｄ１を先頭とする基準データ列Ｄ１を出力側メモリ２５（１）にアドレス順に記憶させ、基準データ列Ｄ１から指定された相対遅延データ数ｋ１分遅れてデータｄ（ｋ１）を先頭とする遅延データ列Ｄ２を出力側メモリ２５（２）にアドレス順に記憶させ、基準データ列Ｄ１から指定された相対遅延データ数ｋ２分遅れてデータｄ（ｋ２）を先頭とする遅延データ列Ｄ３を出力側メモリ２５（３）にアドレス順に記憶させ、基準データ列Ｄ１から指定された相対遅延データ数ｋ３分遅れてデータｄ（ｋ３）を先頭とする遅延データ列Ｄ４を出力側メモリ２５（４）にアドレス順に記憶させる。

そして、最も大きい相対遅延データ数に対応した出力側メモリにデータが記憶された段階で、各出力側メモリ２５（１）〜２５（４）に対して共通の読出アドレスを例えば先頭Ａ１からクロックＣＫに同期させて歩進させつつ読出指令（ｒ２）を与えることで、基準データ列Ｄ１と、その基準データ列Ｄ１に対してそれぞれ指定された相対遅延データ数ｋ１〜ｋ３ずつ遅延された遅延データ列Ｄ２〜Ｄ４を並列に出力させる。

図２は、相対遅延データ数としてｋ１＝５、ｋ２＝１１、ｋ３＝１５が指定された場合の各部の動作を説明するためのタイムチャート図である。以下、この図２に基づいて実施形態の動作を説明する。

入力データＤが図２の（ａ）のように、ｄ１、ｄ２、…の順で第１データセレクタ２１に入力されて振り分けられ、データｄ１は、図２の（ｂ１）のように入力側メモリ２２（１）の先頭アドレスＡ１に記憶され、データｄ２は図２の（ｂ２）のように入力側メモリ２２（２）の先頭アドレスＡ１に記憶され、データｄ３は図２の（ｂ３）のように入力側メモリ２２（３）の先頭アドレスＡ１に記憶され、データｄ４は図２の（ｂ４）のように入力側メモリ２２（４）の先頭アドレスＡ１に記憶される。以下同様にデータ振り分け処理と各入力側メモリ２２（１）〜２２（４）に対する書込処理が書込みアドレスを歩進させながら繰り返され、入力データ列Ｄのデータが４個おきにグループ化されて記憶される。

ここで、例えば入力側メモリ２２（１）〜２２（４）に４個のデータｄ１〜ｄ４が記憶された段階で、制御部３０によりアドレスＡ１の読出指令がなされて、それらの４つのデータｄ１〜ｄ４が並列に読み出され、第２データセレクタ２３（１）が図２の（ｃ１）のように、その４つのデータｄ１〜ｄ４をその入力順に選択して出力側メモリ２３（１）に先頭アドレスＡ１から順に記憶させる（なお、図２では、データの流れが分かりやすいように、各入力側メモリ２２（１）〜２２（４）に対するデータの書込タイミングと読出タイミングを合わせているが、実際には読出タイミングは少なくとも４クロック分遅れる）。

以下、同様に入力側メモリ２２（１）〜２２（４）に対する読出処理、第２データセレクタ２３（１）の切替処理および出力側メモリ２５（１）に対する書込処理が繰り返し行われ、出力側メモリ２３（１）には、入力データ列Ｄと同じように、データｄ１、ｄ２、ｄ３、…の基準データ列Ｄ１がアドレス順に記憶されることになる。

上記した入力側メモリ２２（１）〜２２（４）のデータ読出処理中に、指定された相対遅延データ数ｋ１＝５に対応する５番目のデータｄ５が読み出された場合、第２データセレクタ２３（２）がこのデータｄ５を選択して図２の（ｃ２）のように出力側メモリ２５（２）の先頭アドレスＡ１に記憶させる。以下、このデータｄ５に続くデータが第２データセレクタ２３（２）で入力順に選択され、データｄ５を先頭とする遅延データ列Ｄ２が生成されて出力側メモリ２５（２）にアドレス順に記憶される。

また、相対遅延データ数ｋ２＝１１に対応する１１番目のデータｄ１１が読み出された段階で第２データセレクタ２３（３）がこのデータｄ１１を選択して図２の（ｃ３）のように出力側メモリ２５（３）の先頭アドレスＡ１に記憶させる。以下、このデータｄ１１に続くデータがデータセレクタ２３（３）で入力順に選択され、データｄ１１を先頭とする遅延データ列Ｄ３が生成されて出力側メモリ２５（３）にアドレス順に記憶される。

さらに、相対遅延データ数ｋ３＝１５に対応する１５番目のデータｄ１５が読み出されたタイミングには、第２データセレクタ２３（４）がこのデータｄ１５を選択して図２の（ｃ４）のように出力側メモリ２５（４）の先頭アドレスＡ１に記憶させる。以下、このデータｄ１５に続くデータがデータセレクタ２５（４）で入力順に選択され、データｄ１５を先頭とする遅延データ列Ｄ４が生成されて出力側メモリ２５（４）にアドレス順に記憶される。

したがって、最大の相対遅延データ数分のデータが出力側メモリのいずれかに記憶された段階で、全ての出力側メモリ２５（１）〜２５（４）に対するデータ読み出しを先頭アドレスＡ１から順番に行うことで、基準データ列Ｄ１それに対して所望のデータ数分の遅れをそれぞれ有するデータＤ２〜Ｄ４を並列出力することができる。

このように実施形態のデータ遅延回路２０は、入力データ列Ｄをデュアルポート型ＲＡＭからなる４つ（Ｍ＝４）の入力側メモリ２２（１）〜２２（４）に１データずつ順番に振り分けて記憶し、各入力側メモリ２２（１）〜２２（４）に記憶されたデータを並列に順番に読み出しながら第２データセレクタ２３（１）で選択して基準データ列Ｄ１を生成して出力側メモリ２５（１）に記憶させつつ、指定された相対遅延データ数に対応したデータを先頭とする各データ列を第２データセレクタ２３（２）〜２３（４）の切換制御により、基準データ列Ｄ１に対して指定された相対遅延データ数だけそれぞれ遅れたデータ列を出力側メモリ２５（２）〜２５（４）にアドレス順に記憶させ、これらの出力側メモリ２５（１）〜２５（４）に対して共通のアドレスで読出処理して所望のデータ列を並列出力させている。

したがって、たとえ前記したように、１０ｎｓのサンプル時間に対して、最大で１０００データ分の相対遅延（１０μｓの遅延）を与える場合であっても、１０００／Ｍ個のデータを記憶できる容量の入力側メモリと出力側メモリ、Ｍ対１の第２データセレクタで構成することができ、そのデータ伝達用の配線も数１０組程度できわめて少なくて済み、小さな回路規模で実現することができる。

また、上記例ではＭ＝４で、相対遅延データ数が３の動作例であったが、相対遅延データ数はＭ−１以下であれば任意であり、基準データ列と一つの遅延データ列だけを並列出力してもよい。

また、上記実施形態では説明を容易にするためにＭ＝４の構成例を示したが、このＭの値は出力ポート数に依存しており、Ｍ＝８、１２等であっても同様に構成することができる。

図３は、上記データ遅延回路２０を用いたフェージングシミュレータ４０の構成を示すものであり、データ遅延回路２０によって任意の遅延が与えられて並列出力されるデータＤ１〜Ｄ４をそれぞれ振幅成分処理回路４１（１）〜４１（４）に与え、振幅設定回路４１ａでその振幅を任意に指定された値に設定し、雑音付与回路４１ｂで雑音を付与して、４つの異なる伝搬路を経たデータ信号Ｄ１′〜Ｄ４′を生成し、これらデータ信号Ｄ１′〜Ｄ４′を合成回路４５で合成して出力している。

上記したようにデータ遅延回路２０が小さい回路規模で多くの遅延を実現できるので、フェージングシミュレータ４０としても小型で広範な伝搬路を模擬的に生成することが可能となる。

本発明の実施形態の構成図実施形態の動作を説明するためのタイミング図実施形態のデータ遅延回路を用いたフェージングシミュレータの構成図従来の遅延回路の構成図

符号の説明

２０……データ遅延回路、２１……第１データセレクタ、２２（１）〜２２（４）……入力側メモリ、２３（１）〜２３（４）……第２データセレクタ、２５（１）〜２５（４）……出力側メモリ、３０……制御部、４０……フェージングシミュレータ、４１（１）〜４１（４）……振幅成分処理回路、４５……合成回路

Claims

入力データ列（Ｄ）と同等の基準データ列（Ｄ１）と、該基準データ列に対して任意に指定された相対遅延データ数（ｋ１〜ｋ３）分遅延した遅延データ列（Ｄ２〜Ｄ４）とを生成し、前記基準データ列と遅延データ列とを並列出力するデータ遅延回路において、
前記入力データ列を、１入力データずつ複数Ｍの信号経路に順番に且つ巡回的に振り分ける第１データセレクタ（２１）と、
デュアルポート型ＲＡＭからなり、前記第１データセレクタによって前記複数Ｍの信号経路に出力されたデータをそれぞれ記憶するための複数Ｍの入力側メモリ（２２（１）〜２２（４））と、
前記複数Ｍの入力側メモリから読み出されたデータのいずれかを選択する複数Ｍの第２データセレクタ（２３（１）〜２３（４））と、
デュアルポート型ＲＡＭからなり、前記複数Ｍの第２データセレクタによって選択されたデータをそれぞれ記憶するための複数Ｍの出力側メモリ（２５（１）〜２５（４））と、
前記複数Ｍの入力側メモリに記憶されたデータを入力順に読み出し、該読み出したデータを前記複数Ｍの第２データセレクタのうちの特定の第２データセレクタに対する切換処理により入力順に選択して前記基準データ列を生成し、該特定の第２データセレクタに対応する前記出力側メモリにアドレス順に書込むとともに、前記入力側メモリから読み出されるデータのうち前記基準データ列の先頭データに対して前記指定された相対遅延データ数分遅れたデータ以降のデータ列を前記特定の第２データセレクタと異なる第２データセレクタで入力順に選択して前記遅延データ列を生成し、当該第２データセレクタに対応する前記出力側メモリにアドレス順に書込み、前記複数Ｍの出力側メモリに対して共通アドレスで読出処理することで、前記基準データ列と遅延データ列とを並列出力させる制御部（３０）とを備えたことを特徴とするデータ遅延回路（２０）。
入力データ列（Ｄ）と同等の基準データ列（Ｄ１）と、該基準データ列に対して任意に指定された相対遅延データ数（ｋ１〜ｋ３）分遅延した遅延データ列（Ｄ２〜Ｄ４）とを生成し、前記基準データ列と遅延データ列とを並列出力するデータ遅延回路（２０）と、
前記データ遅延回路から並列出力されるデータ列の振幅を任意に指定された値に設定し、雑音を付与する複数Ｍの振幅成分処理回路（４１（１）〜４１（４））と、
前記複数Ｍの振幅成分処理回路から出力されたデータ列を合成する合成回路（４５）とを有するフェージングシミュレータにおいて、
前記データ遅延回路が、
前記入力データ列を、１入力データずつ複数Ｍの信号経路に順番に且つ巡回的に振り分ける第１データセレクタ（２１）と、
デュアルポート型ＲＡＭからなり、前記第１データセレクタによって前記複数Ｍの信号経路に出力されたデータをそれぞれ記憶するための複数Ｍの入力側メモリ（２２（１）〜２２（４））と、
前記複数Ｍの入力側メモリから読み出されたデータのいずれかを選択する複数Ｍの第２データセレクタ（２３（１）〜２３（４））と、
デュアルポート型ＲＡＭからなり、前記複数Ｍの第２データセレクタによって選択されたデータをそれぞれ記憶するための複数Ｍの出力側メモリ（２５（１）〜２５（４））と、
前記複数Ｍの入力側メモリに記憶されたデータを入力順に読み出し、該読み出したデータを前記複数Ｍの第２データセレクタのうちの特定の第２データセレクタに対する切換処理により入力順に選択して前記基準データ列を生成し、該特定の第２データセレクタに対応する前記出力側メモリにアドレス順に書込むとともに、前記入力側メモリから読み出されるデータのうち前記基準データ列の先頭データに対して前記指定された相対遅延データ数分遅れたデータ以降のデータ列を前記特定の第２データセレクタと異なる第２データセレクタで入力順に選択して前記遅延データ列を生成し、当該第２データセレクタに対応する前記出力側メモリにアドレス順に書込み、前記複数Ｍの出力側メモリに対して共通アドレスで読出処理することで、前記基準データ列と遅延データ列とを並列出力させる制御部（３０）とを備えていることを特徴とするフェージングシミュレータ（４０）。