KR100930612B1

KR100930612B1 - 시분할 다중화를 이용한 논리 매핑 방법 및 시스템

Info

Publication number: KR100930612B1
Application number: KR1020070085481A
Authority: KR
Inventors: 정태경
Original assignee: 명지대학교 산학협력단
Priority date: 2007-08-24
Filing date: 2007-08-24
Publication date: 2009-12-09
Also published as: KR100930612B9; KR20090020860A

Abstract

본 발명은, 시분할 다중화(TDM:Time Division Multiplexing) 방식을 이용한 논리 매핑 방법 및 시스템에 관한 것으로서, 본 발명에 따른, 논리 매핑의 대상이 되는 복수의 논리 모듈의 집합인 복수의 가상 사이클(V_o,...,V_n _-1)에 대해 시분할 다중화를 이용한 논리 매핑 방법은, (a) 모든 가상 사이클(V_o,...,V_n _-1)의 제 1 논리 모듈(P_o)에 대해 각 프로세서가 논리 매핑을 수행하는 단계; (b) 논리 매핑 컨트롤러가 제 2 논리 모듈(P₁)의 논리 매핑 시작을 위한 신호를 푸쉬하는 단계; (c) 푸쉬된 신호에 따라 각 가상 사이클(V_o,...,V_n _-1)의 제 2 논리 모듈(P₁)에 대해 각 프로세서가 논리 매핑을 수행하는 단계; 및 (d) 각 가상 사이클(V_o,...,V_n _-1)의 마지막 논리 모듈(P_m)까지 상기 (b) 및 (c) 단계를 반복적으로 수행하는 단계;를 포함한다.

논리 매핑, 시분할 다중화, 가상 사이클, 플립플롭, 회로 설계

Description

시분할 다중화를 이용한 논리 매핑 방법 및 시스템{LOGIC MAPPING METHOD AND SYSTEM USING TIME DIVISION MULTIPLEXING}

본 발명은 논리 매핑 방법 및 논리 매핑 시스템에 관한 것으로, 보다 구체적으로, 시분할 다중화(TDM:Time Division Multiplexing) 방식을 이용한 논리 매핑 방법 및 시스템에 관한 것이다.

논리 매핑이란 논리 함수의 네트워크를 논리 블럭(logic block)의 네트워크로 변환하는 것을 말하고, 일반적으로 디스플레이 장치의 FPGA 기술 매핑(technology mapping)이나 메모리 매핑시 사용되는 방법이다.

도 1은 종래의 논리 매핑 방법의 순서를 개략적으로 도시한 파형도이다.

도 1에서, V(V_o, V₁,...,V_n _-1)은 논리 매핑을 수행하는 하나의 논리 사이클 단위로서, 소정 기간의 클럭의 집합이다. 여기서는 설명의 편의를 위해 가상 사이클(Virtual Cycle)이라 정의한다. 또한 P_i(P₀, P₁,...,P_n _-1)은 논리 매핑이 수행되는 신호, 기능적 로직 게이트, 기능적 모듈 또는 로직 프로세서를 지칭하는 것으로 여기서는 설명의 편의를 위해 논리 모듈이라 정의한다. 예를 들어, 디스플레이 장치 (예컨대, LCD)에서 16 개의 다중 신호를 논리 매핑하는 경우 각 하나의 신호가 논리 모듈(즉, P_i)이 될 수 있다. 또한, 상기 각 가상 사이클(V_i) 중 상기 논리 모듈(P_i)을 이슈(issue)하는 단위 사이클(e_i)을 논리 사이클이라 정의한다. 논리 사이클은 주어지는 클럭(clock)에 대응할 수 있다.

도 1을 참조하면, 종래의 논리 매핑 방법은 하나의 가상 사이클(V₀) 동안 모든 논리 모듈(P₀, P₁,...,P_n _-1)이 순차적으로 해당하는 논리 사이클(e_i) 동안 매핑을 수행한 후, 다음 가상 사이클(V₁) 동안 다시 모든 논리 모듈(P₀, P₁,...,P_n _-1)이 순차적으로 해당하는 논리 사이클(e_x) 동안 매핑을 수행한다. 이와 같이 반복적으로 최종 사이클(V_n _-1)까지 순차적으로 논리 매팽을 수행한다. 보다 구체적으로 상기와 같은 종래의 논리 매핑 방법을 수학식으로 표현하면 다음과 같다.

V₀(P₀, P₁,...,P_n _-1)=V₀P_C Where P_C=(P₀, P₁,...,P_n _-1)

V₁(P₀, P₁,...,P_n _-1)=V₁P_C

V_n _-1(P₀, P₁,...,P_n _-1)=V₁P_C

즉, 종래의 논리 매핑 방법은 V₀P_C, V₁P_C, V₂P_C,..., V_n _-1P_C의 순서로 진행된다. 이를 개념화하여 표현하면 도 2와 같다. 또한, 도 2에 도시된 바와 같이, 회로 칩에 대해 종래 논리 매핑은 직렬적 순차적으로 논리 신호를 매핑한다.

그런데, 종래의 논리 매핑 방법은 가상 사이클 단위(V_i)로 모든 논리 모듈(P_i)이 직렬적 순차적으로 논리 매핑이 수행되기 때문에 다중 신호나 다중 로직 모듈 매핑시 매핑 속도가 매우 느린 문제가 있다. 이러한 논리 매핑 속도의 저하는 시스템의 반응 속도 저하로 이어지기 때문에 빠른 반응속도를 필요로 하는 신호 처리 장치에서는 성능 저하의 원인이 된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 시분할 다중 방식을 이용하여 논리 신호의 매핑 시간을 현저하게 감소시키는 시분할 다중 방식을 이용한 논리 매핑 장치 및 논리 매핑 방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명에 따른, 논리 매핑의 대상이 되는 복수의 논리 모듈의 집합인 복수의 가상 사이클(V_o,...,V_n _-1)에 대해 시분할 다중화를 이용한 논리 매핑 방법은, (a) 모든 가상 사이클(V_o,...,V_n _-1)의 제 1 논리 모듈(P_o)에 대해 각 프로세서가 논리 매핑을 수행하는 단계; (b) 논리 매핑 컨트롤러가 제 2 논리 모듈(P₁)의 논리 매핑 시작을 위한 신호를 푸쉬하는 단계; (c) 푸쉬된 신호에 따라 각 가상 사이클(V_o,...,V_n _-1)의 제 2 논리 모듈(P₁)에 대해 각 프로세서가 논리 매핑을 수행하는 단계; 및 (d) 각 가상 사이클(V_o,...,V_n _-1)의 마지막 논리 모듈(P_m)까지 상기 (b) 및 (c) 단계를 반복적으로 수행하는 단계;를 포함한다.

또한, 상기 목적을 달성하기 위한 본 발명에 따른, 논리 매핑의 대상이 되는 복수의 논리 모듈의 집합인 복수의 가상 사이클(V_o,...,V_n _-1)에 대해 시분할 다중화를 이용한 논리 매핑을 행하는 논리 매핑 시스템은, 상기 복수의 가상 사이클(V_o,...,V_n-1)을 구성하는 복수의 논리 모듈에 대해 논리 매핑을 수행하는 복수의 프로세서; 및 상기 복수의 가상 사이클(V_o,...,V_n _-1)을 구성하는 제 1 논리 모듈(P_o)로부터 마지막 논리 모듈(P_m)에 대해, 각 가상 사이클(V_o,...,V_n _-1)에 대해서는 동시에 그리고 제 1 논리 모듈(P_o)로부터 마지막 논리 모듈(P_m)까지는 순차적으로 논리 매핑이 수행되도록 상기 복수의 프로세서를 제어하는 논리 매핑 컨트롤러;를 포함한다.

상기와 같은 본 발명은 다중의 논리 연산(Logic)을 포함하는 논리 신호 매핑시 다중 신호의 동일한 논리 모듈을 순차적으로 매핑함으로써 매핑 시간을 현저하게 감소시킬 수 있다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.

본 발명에 따른 논리 매핑 방법은 이하 설명에서와 같이 직렬-병렬 처리를 병행하는 방법으로서, 통신에서 다중 입력에 의한 멀티플 액세스를 제어하는 시분할 다중화와는 알고리즘이 상이하다. 다만, 본 발명에 따른 논리 매핑 방법은 다중 신호의 동일 논리 모듈을 동시에 매핑하므로 다중 신호를 시분할하여 매핑하는 것과 그 개념이 유사하여 시분할 다중화를 이용한 논리 매핑 방법이라고 정의한다.

도 3은 본 발명에 따른 논리 매핑 방법을 설명하는 개념도이다.

도 3에 도시된 바와 같이, 먼저, 제 1 클럭에서 모든 가상 사이클(V₀, V₁,...V_n-1)의 제 1 논리 모듈(P₀)에 대해 논리 매핑을 행한다. 도면에서 가상 사이클(V₀, V₁,...V_n-1)이 직렬적으로 도시되었지만, 본 발명에 있어서 가상 사이클(V₀, V₁,...V_n-1)은 직렬적 시간 개념이 아닌 클럭의 집합으로서 전체 논리 매핑이 수행되는 단위로서 이해되어야 한다.

이와 같이, 제 1 클럭에서 모든 가상 사이클(V₀, V₁,...V_n _-1)의 제 1 논리 모듈(P₀)에 대해 논리 매핑을 한 후 제 1 논리 모듈(P₀)의 논리 매핑 값을 저장한다. 다음으로, 제 2 클럭에서 모든 가상 사이클(V₀, V₁,...V_n _-1)의 제 2 논리 모듈(P₁)에 대해 논리 매핑을 행한다. 이때, 제 2 가상 사이클(V₁)로부터 제 n-1 가상 사이클(V_n-1)의 제 2 논리 모듈(P₁)에 대해 논리 매핑이 이루어질 때, 각 가상 사이클(V₁,...V_n-1)의 제 2 논리 모듈(P₁) 논리 매핑은, 전(前)가상 사이클(V₀, V₁,...V_n _-2)에서 저장하였던 제 1 논리 모듈(P₀)의 논리 매핑 값을 참조한다. 이어서, 제 3 클럭에서 모든 가상 사이클(V₀, V₁,...V_n _-1)의 제 3 논리 모듈(P₂)에 대해 논리 매핑을 행한다. 이때, 제 2 가상 사이클(V₁)로부터 제 n-1 가상 사이클(V_n _-1)의 제 3 논리 모듈(P₂)에 대해 논리 매핑이 이루어질 때, 각 가상 사이클(V₁,...V_n _-1)의 제 3 논리 모듈(P₂) 논리 매핑은, 전(前)가상 사이클(V₀, V₁,...V_n _-2)에서 저장하였던 제 2 논리 모듈(P₁)의 논리 매핑 값을 참조한다. 이러한 동작이 가상 사이클(V₀, V₁,...V_n-2)의 모든 논리 모듈(P₀, P₁,...,P_n _-1)에 대해 반복 수행된다. 이러한 본 발명에 따른 논리 매핑 방법은 네트워크 회로 칩의 설계에 있어서, 특히 FPGA(Field Programmable Gate Array)를 이용한 칩 설계에 있어서 논리 회로의 동작을 디자인하는데 빠른 처리 속도를 제공한다.

상술한 본 발명에 따른 논리 매핑 방법을 수행하기 위한 본 발명에 따른 논리 매핑 시스템은, 매핑에 대한 스케쥴링을 제어하는 매핑 컨트롤러와 상기 매핑 컨트롤러의 제어에 따라 논리 매핑을 수행하는 매핑 처리부를 포함하여 구성될 수 있다. 여기서, 상기 매핑 컨트롤러는 매핑에 따른 클럭 및 신호를 전송 및 제어하는 역할을 수행한다. 상기 매핑 처리부는 상기 매핑 컨트롤러의 제어에 따라 논리 매핑을 처리하는 수단으로서, 가상 사이클(V₀, V₁,...V_n _-2)의 수에 대응하는 프로세서(processor) 또는 논리 모듈의 수에 대응하는 프로세서를 포함하여 구성될 수 있다. 상기 프로세서는 논리 매핑을 처리하기 위한 수단으로 플립플롭(flip-flop), 레지스터 등의 수단이 될 수 있고, 또한 메모리 어레이가 될 수 있다.

도 4는 논리 회로 칩에 본 발명에 따른 논리 매핑 방법을 적용하는 예를 나타낸 도면이다. 도 4에 도시된 바와 같이, 논리 매핑이 수행되는 단위인 가상 사이클(V₀, V₁)(410, 420)의 각 논리 모듈(P₀, P₁,...,P_n _-1)에 대해 순차적으로, 즉 모든 가상 사이클(V₀, V₁)(410, 420)의 제 1 논리 모듈(P₀)에 대해 논리 매핑을 수행한 후, 제 2 논리 모듈(P₁)에 대해 논리 매핑을 수행하고, 이를 제 n 논리 모듈(P_n-1)까지 반복 수행한다. 결국, 논리 매핑을 병렬-직렬 방식으로 수행한다.

상술한 논리 매핑 방법을 정리하여 설명하면, 모든 가상 사이클(V₁,...V_n _-1)의 제 1 논리 모듈(P_o)에 대해 각 프로세서가 순차적으로 매핑을 수행한다. 이때, 제 2 논리 모듈(P₁)의 매핑 시작을 위한 신호를 매핑 컨트롤러가 푸쉬하여 푸쉬 받 은 가상 사이클(V₁,...V_n _-1)의 각 프로세서가 모든 가상 사이클 (V_o,...,V_n _-1)의 제 2 논리 모듈(P₁)에 대해 순차적으로 매핑을 수행한다. 이와 함께, 제 3 논리 모듈(P₂)의 매핑 시작을 위한 신호를 매핑 컨트롤러가 푸쉬하여 푸쉬 받은 가상 사이클 (V_o,...,V_n-1)의 각 프로세서가 모든 가상 사이클(V_o,...,V_n _-1)의 제 3 논리 모듈(P₂)에 대해 순차적으로 매핑을 수행한다. 상기와 같은 과정을 제 n 논리 모듈(P_n _-1)까지 반복적으로 수행한다.

상기와 같은 본 발명에 따른 매핑 방법을 수식으로 간단하게 표현하면 하기와 같다. 여기서는 설명의 편의를 위해, 각 가상 사이클(V₁,...V_n _-1)의 제 m 논리 모듈(P_m-1)의 논리 매핑은, 전(前)가상 사이클(V₀, V₁,...V_n _-2)에서 저장하였던 제 m-1 논리 모듈(P_m _-2)의 논리 매핑 값을 참조하는 것은 생략한다.

P_o{V₀, V₁,...V_n _-1}=P_o{V_c}, Where V_c=V₀, V₁,...V_n _-1

P₁{V₀, V₁,...V_n _-1}=P₁{V_c}

....

P_n _-1{V₀, V₁,...V_n _-1}=P_n _-1{V_c}

따라서, 본 발명에 따른 논리 매핑 방법은 P_oV_c, P₁V_c, P₂V_c...P_n _-1V_c의 순서로 진행된다.

도 5는 본 발명의 일 실시예에 따라 큐잉 프로세싱에 논리 매핑을 적용한 파형도이고, 도 6은 도 5에 따른 큐잉 프로세싱을 프리플롭에 적용한 예를 나타낸 도면이다.

도 5 및 도 6을 참조하면, 읽기(read), 및 쓰기( Wright) 포트가 각각 메모리(예컨대, 도 6의 플립플롭)의 입력 및 출력으로 할당되고, 매 논리 사이클(e_i)에서 읽기 및 쓰기 어드레스가 카운트되고, 모든 가상 사이클 종료시 랩 어라운드(wrap around)된다.

도 5에 도시된 바와 같이, 제 1 클럭에서 각 가상 사이클(V₀, V₁,...V_n _-1)에 대응하는 각 메모리의 제 1 읽기 어드레스가 동시에 카운트되고, 그 어드레스에 대응하는 영역의 데이터가 출력 저장된다. 다음으로, 제 2 클럭에서 각 가상 사이클(V₀, V₁,...V_n-1)에 대응하는 각 메모리의 제 2 읽기 어드레스가 동시에 카운트되고, 그 어드레스에 대응하는 영역의 데이터가 출력 저장된다. 이때, 제 2 읽기 어드레스가 카운트될 때 제 1 클럭에서 출력 저장된 데이터 값이 참조되어, 제 2 읽기 어드레스에 대해 처리가 행해진다. 이와 같은 방식으로 가상 사이클(V₀, V₁,...V_n-1)의 모든 처리가 반복 수행된다.

도 7은 본 발명에 따른 논리 매핑 방법을 멀티 플렉서에 적용한 예를 나타낸 도면이다.

도 7에 도시된 바와 같이, 가변 비트율로 패킷을 송신하는 복수의 소 스(Source A, B, C)가 있고, 이러한 복수의 소스(Source A, B, C)로부터 패킷이 멀티 플렉서(700)로 입력된다. 멀티 플렉서(700)는 상기 복수의 소스(Source A, B, C)에 대응하는 복수의 입력 버퍼(701, 703, 705)를 구비하고, 상기 복수의 입력 버퍼(701, 703, 705)로부터 출력된 각 패킷을 수신하여 저장하는 출력 버퍼(709)를 구비한다. 또한 멀티 플렉서(700)는 상기 출력 버퍼(709)에 대해 본 발명에 따른 논리 매핑 방법을 적용하기 위한 제어부(707)를 구비한다.

도 7에 도시된 바와 같이, 제 1 소스(Source A)로부터 A1, A2, A3 패킷이 멀티 플렉서(700)의 제 1 입력 버퍼(701)로 입력되고, 제 2 소스(Source B)로부터 B1, B2, B3 패킷이 멀티 플렉서(700)의 제 2 입력 버퍼(703)로 입력되며, 제 3 소스(Source C)로부터 C1, C2, C3 패킷이 멀티 플렉서(700)의 제 3 입력 버퍼(705)로 입력된다. 이어서, 제 1 내지 제 3 입력 버퍼(701, 703, 705)로부터 각각 A1, A2, A3 패킷, B1, B2, B3 패킷, C1, C2, C3 패킷이 출력되어 출력 버퍼(709)로 입력된다. 이때, 출력 버퍼(709)는 3×3 행렬로서 제어부(707)의 제어에 따라 상기 패킷을 저장한다. 그리고, 출력 버퍼(709)는, 제어부(707)의 제어에 따라, 제 1 클럭에서 소정의 간격으로 제 1 소스(Source A)로부터 출력되어 저장된 A1, A2, A3 패킷을 동시에 배열한다. 다음으로, 제 2 클럭에서 A1, A2, A3 패킷에 충돌하지 않도록 B1, B2, B3 패킷을 동시 배열한다. 마지막으로, 제 3 클럭에서 다시 충돌을 방지하며 C1, C2, C3 패킷을 동시 배열한다. 이와 같이 배열된 패킷을 하나의 스트림으로서 출력한다.

도 8은 본 발명에 따른 논리 매핑 방법을 라인 단위 순차 구동(line by line sequential driving)에 적용한 예를 나타낸 도면이다.

도 8을 참조하면, 구동 회로(801)로부터 세 개의 신호(예컨대, R, G, B 신호)로 구성된 프레임이 순차적으로 출력되는 경우, 상기 세 개의 신호는 그에 대응하는 소스 V₀(802), V₁(803), V₂(804), 예컨대, R, G, B 램프에 각각 입력된다. 각 소스(V₁, V₂, V₃)(802, 803, 804)는 클럭 신호에 따라, 각 신호를 동시에 순차적으로 출력한다. 예컨대, 제 1 클럭에서 A1, A2, A3을 출력하고, 제 2 클럭에서 B1, B2, B3를 출력하며, 제 3 클럭에서 C1, C2, C3를 출력한다. 그리고 도시하지 않았지만, 액정 패널 등은 상기 A1, B1, C1을 합성한 신호와, A2, B2, C2를 합성한 신호, A3, B3, C3을 합성한 신호를 출력한다. 이로써, 라인 단위 순차 구동에 있어서 입력 신호를 병렬 및 직렬 처리하여 종래 직렬 처리 보다 빠른 처리가 가능하다.

상술한 바와 같은 본 발명은, 네트워크 하드웨어 시스템 디자인에 있어서 매우 중요하다. 특히, 본 발명에 따른 논리 매핑 기술은 동일 논리 프로세서 모듈을 매핑함으로써 논리 시뮬레이션 시간을 절약할 수 있게 한다. 시뮤레이션을 위해 소요되는 속도를 상당히 줄일 수 있다.

상술한 바와 같은 본 발명의 방법은 프로그램으로 구현되어 컴퓨터로 읽을 수 있는 형태로 기록매체(씨디롬, 램, 롬, 플로피 디스크, 하드 디스크, 광자기 디스크 등)에 저장될 수 있다. 이러한 과정은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있으므로 더 이상 상세히 설명하지 않기로 한다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

도 2는 종래의 논리 매핑 방법을 회로 칩에 적용한 예를 나타낸 도면이다.

도 4는 논리 회로 칩에 본 발명에 따른 논리 매핑 방법을 적용하는 예를 나타낸 도면이다.

도 5는 본 발명의 일 실시예에 따라 큐잉 프로세싱에 논리 매핑을 적용한 파형도이다.

도 6은 도 5에 따른 큐잉 프로세싱을 프리플롭에 적용한 예를 나타낸 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

V_i : 가상 사이클 P_i : 논리 모듈

700 : 멀티플렉서 701, 703, 705 : 입력 버퍼

707 : 제어부 709 : 제어부

801 : 구동 회로

Claims

논리 매핑의 대상이 되는 복수의 논리 모듈의 집합인 복수의 가상 사이클(V_o,...,V_n-1)에 대해 시분할 다중화를 이용한 논리 매핑 방법으로서,

(a) 모든 가상 사이클(V_o,...,V_n _-1)의 제 1 논리 모듈(P_o)에 대해 각 프로세서가 논리 매핑을 수행하는 단계;

(b) 논리 매핑 컨트롤러가 제 2 논리 모듈(P₁)의 논리 매핑 시작을 위한 신호를 푸쉬하는 단계;

(c) 푸쉬된 신호에 따라 각 가상 사이클(V_o,...,V_n _-1)의 제 2 논리 모듈(P₁)에 대해 각 프로세서가 논리 매핑을 수행하는 단계; 및

(d) 각 가상 사이클(V_o,...,V_n _-1)의 마지막 논리 모듈(P_m)까지 상기 (b) 및 (c) 단계를 반복적으로 수행하는 단계;를 포함하는 것을 특징으로 하는 시분할 다중화를 이용한 논리 매핑 방법.
제 1 항에 있어서,

상기 (a) 단계는 각 제 1 논리 모듈(P_o)에 대해 논리 매핑을 수행한 후 그 논리 매핑 값을 저장하고,

상기 (c) 단계는 상기 제 1 논리 모듈(P_o)에 대한 논리 매핑 값을 참조하여 제 2 논리 모듈(P₁)에 대해 논리 매핑을 수행하는 것을 특징으로 하는 시분할 다중화를 이용한 논리 매핑 방법.
제 1 항에 있어서,

상기 (b) 단계에서 논리 매핑 컨트롤러는, 제 1 논리 모듈(P_o)의 논리 매핑 값 출력과 동시에 제 2 논리 모듈(P₁)의 논리 매핑을 위한 신호를 푸쉬하는 것을 특징으로 하는 시분할 다중화를 이용한 논리 매핑 방법.
제 1 항에 있어서,

상기 프로세서로서 플립플롭을 사용하는 것을 특징으로 하는 시분할 다중화를 이용한 논리 매핑 방법.
제 1 항에 있어서,

상기 프로세서로서 메모리 어레이를 사용하는 것을 특징으로 하는 시분할 다중화를 이용한 논리 매핑 방법.
논리 매핑의 대상이 되는 복수의 논리 모듈의 집합인 복수의 가상 사이클(V_o,...,V_n-1)에 대해 시분할 다중화를 이용한 논리 매핑을 행하는 논리 매핑 시스템으로서,

상기 복수의 가상 사이클(V_o,...,V_n _-1)을 구성하는 복수의 논리 모듈에 대해 논리 매핑을 수행하는 복수의 프로세서; 및

상기 복수의 가상 사이클(V_o,...,V_n _-1)을 구성하는 제 1 논리 모듈(P_o)로부터 마지막 논리 모듈(P_m)에 대해, 각 가상 사이클(V_o,...,V_n _-1)에 대해서는 동시에 그리고 제 1 논리 모듈(P_o)로부터 마지막 논리 모듈(P_m)까지는 순차적으로 논리 매핑이 수행되도록 상기 복수의 프로세서를 제어하는 논리 매핑 컨트롤러;를 포함하는 논리 매핑 시스템.
제 6 항에 있어서,

상기 논리 매핑 컨트롤러는, 상기 복수의 가상 사이클(V_o,...,V_n-1)의 제 k-1 논리 모듈의 논리 매핑 값 출력과 동시에 제 k 논리 모듈의 논리 매핑을 위한 신호를 상기 복수의 프로세서로 푸쉬하는 것을 특징으로 하는 논리 매핑 시스템.
제 6 항 또는 제 7 항에 있어서,

상기 복수의 프로세서는,

제 k 논리 모듈의 논리 매핑을 행할 때, 기 저장되어 있는 제 k-1 논리 모듈의 논리 매핑 값을 참조하는 것을 특징으로 하는 시분할 다중화를 이용한 논리 매핑 시스템.
논리 매핑의 대상이 되는 복수의 논리 모듈의 집합인 복수의 가상 사이클(V_o,...,V_n-1)에 대해 시분할 다중화를 이용하여 논리 매핑을 행하는 컴퓨터에서,

모든 가상 사이클(V_o,...,V_n-1)의 제 1 논리 모듈(P_o)에 대해 논리 매핑을 수행하는 제 1 기능;

제 2 논리 모듈(P₁)의 논리 매핑 시작을 위한 신호를 푸쉬하는 제 2 기능;

푸쉬된 신호에 따라 각 가상 사이클(V_o,...,V_n-1)의 제 2 논리 모듈(P₁)에 대해 논리 매핑을 수행하는 제 3 기능;

각 가상 사이클(V_o,...,V_n-1)의 마지막 논리 모듈(P_m)까지 상기 제 2 기능 및 제 3 기능을 순차적으로 반복 수행하는 제 4 기능;을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.