JPH0316496A - スイッチモジュール - Google Patents
スイッチモジュールInfo
- Publication number
- JPH0316496A JPH0316496A JP14971089A JP14971089A JPH0316496A JP H0316496 A JPH0316496 A JP H0316496A JP 14971089 A JP14971089 A JP 14971089A JP 14971089 A JP14971089 A JP 14971089A JP H0316496 A JPH0316496 A JP H0316496A
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- JP
- Japan
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- output
- input
- wiring
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- Pending
Links
- 239000011159 matrix material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Structure Of Telephone Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速信号を交換するためのスイッチモジュー
ルに関するものである。
ルに関するものである。
従来より、複数の回線を交換するスイッチモジュールと
しては、第３図に示す構或が一般的に使用されている。
しては、第３図に示す構或が一般的に使用されている。
第３図においては、ｎ入力×ｍ出力の空間分割形スイッ
チＬＳＩ（図では単にＳＷ１と表示してある）が（Ｎ×
Ｍ）個、およびフリップフロップ２とからスイッチモジ
ュールが構威されている（但し、ｎ，ｍ，Ｎ，Ｍはそれ
ぞれ整数）。該スイッチＬＳＩをＮ行×Ｍ列に配置し、
第１入力信号を第ｌ行目に並んだＭ個のＬＳＩの各々の
第ｌ入力端子に分配し、他の入力信号も同様に分配し、
第１列目に並んだＮ個のＬＳＩの各々の第１出力のオア
（論理和）をとったものを第１出力とし、他の出力も同
様に配線する。図では入力の分配と出力のオア配線で行
っているが、ゲートを用いても構或できる。尚、ＬＳＩ
内に記入されている（ ）内の数字は、（行番号、列番
号）である。
チＬＳＩ（図では単にＳＷ１と表示してある）が（Ｎ×
Ｍ）個、およびフリップフロップ２とからスイッチモジ
ュールが構威されている（但し、ｎ，ｍ，Ｎ，Ｍはそれ
ぞれ整数）。該スイッチＬＳＩをＮ行×Ｍ列に配置し、
第１入力信号を第ｌ行目に並んだＭ個のＬＳＩの各々の
第ｌ入力端子に分配し、他の入力信号も同様に分配し、
第１列目に並んだＮ個のＬＳＩの各々の第１出力のオア
（論理和）をとったものを第１出力とし、他の出力も同
様に配線する。図では入力の分配と出力のオア配線で行
っているが、ゲートを用いても構或できる。尚、ＬＳＩ
内に記入されている（ ）内の数字は、（行番号、列番
号）である。
以上示した構戒により、複数の入力信号か各スイッチＬ
ＳＩで交換出力される。実際にボード上に複数のスイッ
チＬＳＩを搭載して配線すると、波形劣化や減衰などが
生じるため、フリップフロップ２の前段で複数の信号の
位相を揃えて共通のクロツタで波形再生する方法がとら
れている。
ＳＩで交換出力される。実際にボード上に複数のスイッ
チＬＳＩを搭載して配線すると、波形劣化や減衰などが
生じるため、フリップフロップ２の前段で複数の信号の
位相を揃えて共通のクロツタで波形再生する方法がとら
れている。
これまで、スイッチモジュールで扱う信号速度は、せい
ぜい１ ５ ０ Ｍ ｂ ／ ｓ程度までであった。
ぜい１ ５ ０ Ｍ ｂ ／ ｓ程度までであった。
この領域では、データ１周期分の時間が約６ｎｓであり
、例えば異なる複数のデータ間の配線ばらつきが１０ｃ
ｍあったとしても、０． ７ ｎ ｓ程度しか位相差を
生じない。即ち、位相設計を難しくする主要因である配
線長ばらつきがほとんど無視できるため、容易な位相設
計で複数のデータを共通クロックで打ち抜ける。
、例えば異なる複数のデータ間の配線ばらつきが１０ｃ
ｍあったとしても、０． ７ ｎ ｓ程度しか位相差を
生じない。即ち、位相設計を難しくする主要因である配
線長ばらつきがほとんど無視できるため、容易な位相設
計で複数のデータを共通クロックで打ち抜ける。
〔発明が解決しようとする課題］
しかしながら、扱う信号速度が数百Ｍ ｂ ／ ｓから
Ｇ ｂ ／ ｓオーダになると、データ１周期分の時間
がＩｎｓ程度となり、配線長ばらつきを無視できなくな
る。そのため、スイッチＬＳＩの遅延時間、遅延時間ば
らつきなどを測定し、またＬＳＩの搭載位置を考慮して
位相設計をしなければならず、従来の構或では位相設計
が困難であった。
Ｇ ｂ ／ ｓオーダになると、データ１周期分の時間
がＩｎｓ程度となり、配線長ばらつきを無視できなくな
る。そのため、スイッチＬＳＩの遅延時間、遅延時間ば
らつきなどを測定し、またＬＳＩの搭載位置を考慮して
位相設計をしなければならず、従来の構或では位相設計
が困難であった。
本発明の目的は、このような従来の課題を解決し、難し
い位相設計を行わないで、複数のデータ間の位相ばらつ
きがデータ長に対して無視できるほど小さくし、共通ク
ロックで打ち抜け、数百Ｍｂ ／ ｓからＧ ｂ ／
ｓオーダまでの高速信号が扱えるスインチモジュールを
提供することにある。
い位相設計を行わないで、複数のデータ間の位相ばらつ
きがデータ長に対して無視できるほど小さくし、共通ク
ロックで打ち抜け、数百Ｍｂ ／ ｓからＧ ｂ ／
ｓオーダまでの高速信号が扱えるスインチモジュールを
提供することにある。
上記目的を達或するため、本発明にかかるスイッチモジ
ュールでは、スイッチＬＳＩ間の配線とスイッチモジュ
ールの入出力配線長に規則性を持たせた。
ュールでは、スイッチＬＳＩ間の配線とスイッチモジュ
ールの入出力配線長に規則性を持たせた。
本発明によれば、スイッチＬＳＩ間の配線とスイッチモ
ジュールの入出力配線長に規則性を持っているため、ス
イッチモジュールの入出力配線間が容易に等長配線され
る。即ち、スイッチＬＳＩの遅延時間、遅延時間ばらつ
きなどを測定し、ＬＳＩの搭載位置を考慮して位相設計
をするといった難しい位相設計を行わず等長配線できる
。
ジュールの入出力配線長に規則性を持っているため、ス
イッチモジュールの入出力配線間が容易に等長配線され
る。即ち、スイッチＬＳＩの遅延時間、遅延時間ばらつ
きなどを測定し、ＬＳＩの搭載位置を考慮して位相設計
をするといった難しい位相設計を行わず等長配線できる
。
〔実施例］
以下、本発明の実施例を図面により詳細に説明する。
第１図は、本発明の一実施例としてのスイソチモジュー
ルを示す構成図である。構戒と動作の説明は、既に第３
図に従来技術として示したものについて行ったものと同
じであるので操り返さない。
ルを示す構成図である。構戒と動作の説明は、既に第３
図に従来技術として示したものについて行ったものと同
じであるので操り返さない。
配線においては、以下に述べる規則性を持たせる。即ち
、第ｌ列目のＮ個のＬＳＩへの入力配線長について、第
１行目のｎ個の入力配線長は全てＡ、第２行目は（Ａ十
Ｌａ）、以下同様に続き第Ｎ行目は（Ａ＋ （Ｎ−１）
Ｌａｌと配線する。第Ｎ行目のＭ個のＬＳＩからの出力
配線長について、第Ｍ列目のｍ個の出力配線長波Ｂ、第
（Ｍ−１）列目は｛Ｂ＋Ｌｂ）、以下同様に続き第１列
目は｛Ｂ＋ （Ｍ−１）Ｌｂｌと配線する。さらに、隣
り合う行での配線長差をＬａとし、隣り合う列での配線
長をＬｂとする。
、第ｌ列目のＮ個のＬＳＩへの入力配線長について、第
１行目のｎ個の入力配線長は全てＡ、第２行目は（Ａ十
Ｌａ）、以下同様に続き第Ｎ行目は（Ａ＋ （Ｎ−１）
Ｌａｌと配線する。第Ｎ行目のＭ個のＬＳＩからの出力
配線長について、第Ｍ列目のｍ個の出力配線長波Ｂ、第
（Ｍ−１）列目は｛Ｂ＋Ｌｂ）、以下同様に続き第１列
目は｛Ｂ＋ （Ｍ−１）Ｌｂｌと配線する。さらに、隣
り合う行での配線長差をＬａとし、隣り合う列での配線
長をＬｂとする。
このような規則性を持たせることで、該スイッチモジュ
ールの全ての入出力間配線長は、｛Ａ＋Ｂ＋ （Ｎ−１
）Ｌａ＋ （Ｍ−１．）Ｌｂ）となり等長化できる。尚
、第１図では入力の配分と出力のオアを配線で行ってい
るが、ゲートを用いても措戒できることは言うまでもな
い。
ールの全ての入出力間配線長は、｛Ａ＋Ｂ＋ （Ｎ−１
）Ｌａ＋ （Ｍ−１．）Ｌｂ）となり等長化できる。尚
、第１図では入力の配分と出力のオアを配線で行ってい
るが、ゲートを用いても措戒できることは言うまでもな
い。
第２図は、本発明のスイッチモジュールの適用例を示し
た構威図である。独立の位相を持った複数の入力信号を
ビット位相同期回路４により同じ位相に合わせる。位相
が揃った複数のデータは、本発明によるスイッチモジュ
ール６により交ｔＡされるが、スイッチモジュールの出
力側でも位相が揃っているためフリップフロップ２で打
ち抜ける。
た構威図である。独立の位相を持った複数の入力信号を
ビット位相同期回路４により同じ位相に合わせる。位相
が揃った複数のデータは、本発明によるスイッチモジュ
ール６により交ｔＡされるが、スイッチモジュールの出
力側でも位相が揃っているためフリップフロップ２で打
ち抜ける。
なお３はクロック分配回路、５は遅延調整回路である。
以上説明したように、本発明によれば、スイッチモジュ
ール内の配線に規則性を持たせることにより、スイッチ
モジュールの入出力配線長を等しくできる利点が生じる
。これにより、スイッチモジュールの入出力段にそれぞ
れビット位相同期回路、フリンブフロップを設置して波
形整形できるため、数百Ｍ ｂ ／ ｓからＧ ｂ ／
ｓオーダの高速信号を交換できる。さらに、スイッチ
ＬＳＩの遅延時間などを考慮した複雑な位相設計を行う
必要もなく、単に規則性のみを考えて配線すれば良いた
め、位相設計が容易となる利点も生じる。
ール内の配線に規則性を持たせることにより、スイッチ
モジュールの入出力配線長を等しくできる利点が生じる
。これにより、スイッチモジュールの入出力段にそれぞ
れビット位相同期回路、フリンブフロップを設置して波
形整形できるため、数百Ｍ ｂ ／ ｓからＧ ｂ ／
ｓオーダの高速信号を交換できる。さらに、スイッチ
ＬＳＩの遅延時間などを考慮した複雑な位相設計を行う
必要もなく、単に規則性のみを考えて配線すれば良いた
め、位相設計が容易となる利点も生じる。
第１図は本発明の一実施例としてのスイッチモジュール
を示す構或図、第２図は本発明によるスイッチモジュー
ルの適用例を示した構或図、第３図は従来のスイッチモ
ジュールを示す構威図、である。 符号の説明
を示す構或図、第２図は本発明によるスイッチモジュー
ルの適用例を示した構或図、第３図は従来のスイッチモ
ジュールを示す構威図、である。 符号の説明
Claims (1)
- 【特許請求の範囲】 １）ｎ個の入力端子、ｍ個の出力端子を持つ空間分割形
スイッチマトリクスＬＳＩをＮ行×Ｍ列に配置し、交換
するべき（ｎ×Ｎ）個の入力信号のうち第１〜ｎ番目の
入力信号について、第１入力信号を第１行目に並んだＭ
個のＬＳＩの各々の第１入力端子に分配し、以下同様に
第ｎ入力信号まで分配し、他の入力信号についてもｎ個
の入力信号単位に、１行に並んだＭ個のＬＳＩに同様に
分配し、出力するべき（ｍ×Ｍ）個の出力信号のうち第
１〜ｍ番目の出力信号について、第１出力信号を第１列
目に並んだＮ個のＬＳＩの各々の第１出力の論理和をと
ったものとし、以下同様に第ｍ出力信号まで配線し、他
の出力信号についてもｍ個の出力信号単位に、１列に並
んだＮ個のＬＳＩの出力端子を同様に配線したスイッチ
モジュールにおいて、 第１列目のＮ個のＬＳＩへの入力配線長について、第１
行目のｎ個の入力配線長は全てＡ、第２行目は（Ａ＋Ｌ
ａ）、以下同様に続き第Ｎ行目は｛Ａ＋（Ｎ−１）Ｌａ
｝とし、第Ｎ行目のＭ個のＬＳＩからの出力配線長につ
いて、第Ｍ列目のｍ個の出力配線長はＢ、第（Ｍ−１）
列目は（Ｂ＋Ｌｂ）、以下同様に続き第１列目は｛Ｂ＋
（Ｍ−１）Ｌｂ｝とし、隣り合う行での配線長差をＬａ
とし、隣り合う列での配線長をＬｂとし、該スイッチモ
ジュールの全ての入出力間配線長を｛Ａ＋Ｂ＋（Ｎ−１
）Ｌａ＋（Ｍ−１）Ｌｂ｝としたことを特徴とするスイ
ッチモジュール（但し、ｎ、ｍ、Ｎ、Ｍはそれぞれ整数
）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14971089A JPH0316496A (ja) | 1989-06-14 | 1989-06-14 | スイッチモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14971089A JPH0316496A (ja) | 1989-06-14 | 1989-06-14 | スイッチモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316496A true JPH0316496A (ja) | 1991-01-24 |
Family
ID=15481131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14971089A Pending JPH0316496A (ja) | 1989-06-14 | 1989-06-14 | スイッチモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514472A (ja) * | 2005-11-01 | 2009-04-02 | ゼテックス・セミコンダクターズ・パブリック・リミテッド・カンパニー | マルチプレクサ |
| US7628274B2 (en) | 2004-12-28 | 2009-12-08 | Prairie Dog Co., Ltd. | Cake-shaped decorative accessory made of a towel in a cup |
-
1989
- 1989-06-14 JP JP14971089A patent/JPH0316496A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7628274B2 (en) | 2004-12-28 | 2009-12-08 | Prairie Dog Co., Ltd. | Cake-shaped decorative accessory made of a towel in a cup |
| JP2009514472A (ja) * | 2005-11-01 | 2009-04-02 | ゼテックス・セミコンダクターズ・パブリック・リミテッド・カンパニー | マルチプレクサ |
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