JPH04288747A - デジタル回線の遅延シュミレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、衛星デジタル回線で生
じるデータ伝達の遅れを疑似的に発生させるデジタル回
線の遅延シュミレータに関する。

【０００２】

【従来の技術】今日における通信技術の発達に伴い、例
えば衛星放送，船舶通信，電話通信等のような衛星通信
が頻繁に行われるようになった。このような衛星通信は
、宇宙空間に電波の送受信と増幅ができる衛星を打ち上
げ、地上の地球局より発振した電波を増幅し、再び地球
に電波を再発射して通信を行うものである。上記衛星通
信には、伝送すべき情報の波形に応じて送信周波数を変
化（例えばＦＭ変調。）させるアナログ通信方式と、伝
送すべき情報をデジタルデータに変換しこのデジタルデ
ータで搬送波を変調して伝送するデジタル通信方式との
２種類の通信方式がある。従来は、送受信システムにお
けるアナログ技術が確率されていたため上記アナログ通
信方式が多く用いられたが、今日におけるデジタル技術
の発展に伴い、上記デジタル通信が多く用いられるよう
になってきた。ここで、上記通信衛星としては、例えば
地上から約３万６千Ｋｍの宇宙空間に位置する静止衛星
を用いて通信を行うと送信した電波が受信されるまで（
往復）に約０．６秒の遅れを生ずる。このため、送受信
システム等を開発するには、上記送受信間での電波伝送
の遅れを考慮したうえでの開発が必要となる。すなわち
、上記送受信システム等は、実際に電波を伝送し上記通
信衛星を介して該伝送した電波を受信しながら開発する
か、疑似的に上記送受信間での電波伝送の遅れを発生さ
せる遅延シュミレータを用いて開発を行っていた。

【０００３】

【発明が解決しようとする課題】しかし、上述のように
従来における衛星通信はアナログ技術が先行していたた
め、上記疑似的に送受信間での電波伝送の遅れを発生さ
せるシュミレータもアナログ通信方式用のものしか開発
されておらず、デジタル通信方式用の遅延シュミレータ
は開発されていなかった。ここで、上記デジタル通信方
式用の遅延シュミレータは、例えば図４に示すようにシ
フトレジスタを用いて構成することができる。この図４
において、入力端子５１には、伝送すべき情報をデジタ
ル化しデジタルデータとした回線データが供給される。 この回線データは、入力端子５３から供給される通信ク
ロックに同期してバッファ５２を介してシフトレジスタ
５４，５５，５６・・・・に順に供給される。上記シフ
トレジスタ５４，５５，５６・・・・を介した回線デー
タは、上記通信クロックに同期してバッファ５７を介し
て出力端子５８より出力される。このように、上記回線
データを複数のシフトレジスタ５４，５５，５６・・・
に供給することにより、設置されたシフトレジスタ分の
だけ遅延を施して回線データを出力することができる。 しかし、この図４に示したようなデジタル通信方式用の
遅延シュミレータは、数１０Ｋｂｐｓの通信クロックで
コンマ数秒の遅延を回線データに施すのに、８ビットの
シフトレジスタを用いたとすると、該８ビットのシフト
レジスタが数千個必要となり、コスト等の面から現実的
な物ではない。本発明は上述の課題に鑑みてなされたも
のであり、シフトレジスタを用いないで任意の遅延を施
した回線データに出力することができる実用的なデジタ
ル回線の遅延シュミレータを提供することを目的とする
。

【０００４】

【課題を解決するための手段】本発明は、シリアルデー
タで入力される回線データをパラレルデータに変換する
シリアル／パラレル変換手段と、上記シリアル／パラレ
ル変換手段から出力されるパラレルデータを記憶する記
憶手段と、上記記憶手段に書き込まれるパラレルデータ
の書き込みアドレスを通信クロックに同期して発生する
書き込みアドレス発生手段と、上記記憶手段から読み出
されるパラレルデータの読み出しアドレスを通信クロッ
クに同期して発生する読み出しアドレス発生手段と、上
記書き込みアドレスが上記読み出しアドレスより進むよ
うに制御する制御手段と、上記記憶手段から読み出され
たパラレルデータをシリアルデータに変換するパラレル
／シリアル変換手段とを有し、上記制御手段により、書
き込みアドレスに対する読み出しアドレスの進み具合を
制御して、任意の遅延を施した回線データを上記パラレ
ル／シリアル変換手段から出力することを特徴として上
述の課題を解決する。

【０００５】

【作用】本発明に係るデジタル回線の遅延シュミレータ
は、上記制御手段により、上記記憶手段に書き込んだ回
線データの書き込みアドレスに対する該回線データの読
み出しアドレスの進み具合を制御して任意の遅延を施し
た回線データを上記パラレル／シリアル変換手段から出
力する。

【０００６】

【実施例】以下、本発明に係るデジタル回線の遅延シュ
ミレータの実施例について図面を参照しながら説明する
。本発明に係るデジタル回線の遅延シュミレータは、例
えば図１に示すような構成を有している。この図１にお
いて、入力端子１には伝送すべき情報をデジタル化しデ
ジタルデータとした回線データがシリアルに供給される
。この入力端子１を介した上記シリアルの回線データは
、シリアル／パラレル変換手段であるシリアル／パラレ
ル変換器２に供給されパラレルデータに変換され、デー
タバス１０を介して記憶手段である、例えばＲＡＭ（ラ
ンダムアクセスメモリ）等のメモリ３に供給される。一
方、入力端子４には、基準クロックとなる通信クロック
が供給される。この通信クロックは、読み出しアドレス
発生手段であるリードアドレスカウンタ６に供給される
。上記リードアドレスカウンタ６は、上記入力端子４を
介して供給される通信クロックに同期してリードアドレ
スを発生し、このリードアドレスをリード／ライト切り
換え回路５及び制御手段である遅延時間制御装置１４内
の加算器８に供給する。上記遅延時間制御装置１４は、
上記加算器８及び遅延時間設定回路９からなっている。 上記遅延時間設定回路９は、例えば０．２５秒，０．５
０秒，０．７５秒等のように、入力される回線データに
施したい遅延時間が設定できるようになっており、ユー
ザは上記遅延時間の中から任意の遅延時間の選択を行う
。この遅延時間の選択が行われると、上記遅延時間設定
回路９から該選択された設定時間に応じた係数が出力さ
れ上記加算器８に供給される。上記加算器８は、上記リ
ードアドレスカウンタ６から供給されるリードアドレス
データと上記遅延時間設定回路９から供給される係数と
を加算し、この加算出力を読み出しアドレス発生手段で
あるライトアドレス発生回路７に供給する。 上記ライトアドレス発生回路７は、供給される加算出力
に応じたライトアドレスデータを出力する。このライト
アドレスデータは、リード／ライト切り換え回路５に供
給される。上記リード／ライト切り換え回路５は、供給
される上記リードアドレスデータとライトアドレスデー
タとを切り換えて出力する。このリード／ライト切り換
え回路５により切り換えられて出力されるリードアドレ
スデータ又はライトアドレスデータは、それぞれ上記メ
モリ３に供給される。これにより、上記メモリ３に供給
された回線データが書き込まれ、又、読み出される。す
なわち、上記メモリ３が図２に示すように最上位アドレ
スのデータ領域Ａ〜最下位アドレスのデータ領域Ｊで構
成されており、上記リードアドレスカウンタ６が該デー
タ領域Ａのリードアドレスを生成したとすると、このデ
ータ領域Ａのリードアドレスは上記リードライト切り換
え回路５及びアドレスバス１５を介してメモリ３に供給
され、該データ領域Ａに記録された回線データが読み出
される。一方、上記データ領域Ａのリードアドレスは、
遅延時間制御装置１４内の加算器８に供給され、この加
算器８において、上記遅延時間設定回路９から供給され
る任意に設定された遅延時間に応じた係数と加算される
。上記ライトアドレス発生回路７は、この加算出力に応
じてライトアドレスを生成するため、該ライトアドレス
は、上記データ領域Ａのリードアドレスに上記係数が加
算された分だけ進んだアドレスの、例えばデータ領域Ｅ
を差し示すアドレスデータとなる。このライトアドレス
は、リード／ライト切り換え回路５及びアドレスバス１
５を介してメモリ３に供給され、上記回線データがデー
タ領域Ｅに書き込まれる。上記遅延時間設定回路９から
出力される設定された遅延時間に応じた係数は、上記リ
ードアドレスとライトアドレスとをづらす役割を果たし
ており、このリードアドレスとライトアドレスの“づれ
分”が遅延時間となる。従って、設定される遅延時間に
応じて上記係数の値を変えれば上記入力される回線デー
タに任意の遅延時間を施して出力することができる。 なお、上記リードアドレスカウンタ６は、リングカウン
タとなっており、最下位アドレス（データ領域Ｊのアド
レス）のアドレスデータを生成した後は、最上位アドレ
ス（データ領域Ａのアドレス）のアドレスデータを生成
するようになっている。上記リードアドレスによりメモ
リ３から読み出された回線データは、データバス１１を
介してパラレル／シリアル変換器１２に供給される。上
記パラレル／シリアル変換器１２は、供給される上記パ
ラレルの回線データをシリアルデータに変換しこれを出
力端子１３を介して出力する。以上の説明から明らかな
ように、本実施例に係るデジタル回線の遅延シュミレー
タは、上記リードアドレスカウンタ６で生成されたリー
ドアドレスにより、上記メモリに書き込まれた回線デー
タを読み出し、また、上記遅延時間設定回路９で設定さ
れた遅延時間に応じた係数を該リードアドレスに加算し
、この加算出力をライトアドレス発生回路７に供給して
ライトアドレスを得、該ライトアドレスにより上記回線
データをメモリに書き込むことにより、該回線データを
メモリに書き込むアドレスと該回線データをメモリから
読み出すアドレスとをづらすことができ、入力された回
線データに任意の遅延を施し出力することができる。 これにより、実際の衛星回線を用いることなく擬似的に
回線データを遅延させることができる。また、上記シリ
アル／パラレル変換器２及びパラレル／シリアル変換器
１２を用いて回線データのデータ処理を行っているため
、データバス１０，１１を有効に利用することができる
。そして、簡単な回路構成で製作することができるため
、ローコスト化を達成することができる。なお、上述の
実施例では、上記リードアドレスカウンタ６で生成した
リードアドレスに係数を加算し、上記ライトアドレス発
生手段７で上記加算出力に応じたライトアドレスを発生
するようにしたが、これは、それぞれリングカウンタを
用いたリードアドレスカウンタ及びライトアドレスカウ
ンタを設け、該各カウンタに任意の遅延時間に応じた異
なるプリセット値をそれぞれ設定すればよい。ここで、
本発明に係るデジタル回線の遅延シュミレータを実際に
製作してデータ伝送実験を試みた結果を図３に示す。な
お、本実験では、国際電信電話諮問委員会（ＣＣＩＴＴ
）勧告のＶ．３５の規格に従って変調した６９６３２ｂ
ｙｔｅの画像データを用いた。この図３において、上記
遅延時間設定回路９において遅延時間を０と設定した場
合のデータ伝送時間は１１秒であり、このときの伝送速
度が５０．６Ｋｂｐｓであった。この遅延時間が０のと
きには、データ化け，通信断等は生じなかった。また、
上記遅延時間を０．２５秒に設定した場合のデータ伝送
時間は４９秒であり、このときの伝送速度は１１．４Ｋ
ｂｐｓであった。また、上記遅延時間を１．００秒に設
定した場合のデータ伝送時間は１５８秒であり、このと
きの伝送速度が３．５Ｋｂｐｓであった。このように、
遅延時間を０．２５秒に設定した場合でも、上記遅延時
間を０のときに比べ約１／４〜１／５の伝送速度となり
、また、それ以上の遅延時間を設定すると約数分の１〜
数十分の１の伝送速度となり、確実に伝送データに遅延
を施すことができた。

【０００７】

【発明の効果】本発明に係るデジタル回線の遅延シュミ
レータは、上記制御手段により書き込みアドレスが読み
出しアドレスより進むように制御し、この書き込みアド
レスにより回線データを記憶手段に書き込み該書き込ん
だ回線データを上記読み出しアドレスにより読み出すこ
とにより、入力される回線データに任意の遅延を施し出
力することができる。また、比較的簡単な回路構成のた
めローコストで製作することができる。そして、このデ
ジタル回線の遅延シュミレータを用いることにより、実
際に衛星回線を使用しなくとも擬似的に回線データを遅
延させることができる。さらに、シリアル／パラレル変
換手段及びパラレル／シリアル変換手段で回線データの
データ処理を行っているため、データ伝送路（データバ
ス）を有効利用することができる。

【図面の簡単な説明】

【図　　１】本発明に係るデジタル回線の遅延シュミレ
ータの実施例のブロック図である。

【図　　２】本発明に係るデジタル回線の遅延シュミレ
ータの遅延時間の施し方を説明するためのメモリの概略
図である。

【図　　３】本発明に係るデジタル回線の遅延シュミレ
ータの実験結果を示す図である。

【図　　４】シフトレジスタを用いて構成したデジタル
回線の遅延シュミレータのブロック図である。

【符号の説明】 ２・・・・・・・・・・シリアル／パラレル変換器３・
・・・・・・・・・メモリ ５・・・・・・・・・・リード／ライト切り換え回路６
・・・・・・・・・・リードアドレスカウンタ７・・・
・・・・・・・ライトアドレス発生回路８・・・・・・
・・・・加算器 ９・・・・・・・・・・遅延時間設定回路１０，１１・
・・・・・データバス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　シリアルデータで入力される回線デー
   タをパラレルデータに変換するシリアル／パラレル変換
   手段と、上記シリアル／パラレル変換手段から出力され
   るパラレルデータを記憶する記憶手段と、上記記憶手段
   に書き込まれるパラレルデータの書き込みアドレスを通
   信クロックに同期して発生する書き込みアドレス発生手
   段と、上記記憶手段から読み出されるパラレルデータの
   読み出しアドレスを通信クロックに同期して発生する読
   み出しアドレス発生手段と、上記書き込みアドレスが上
   記読み出しアドレスより進むように制御する制御手段と
   、上記記憶手段から読み出されたパラレルデータをシリ
   アルデータに変換するパラレル／シリアル変換手段とを
   有し、上記制御手段により、書き込みアドレスに対する
   読み出しアドレスの進み具合を制御して、任意の遅延を
   施した回線データを上記パラレル／シリアル変換手段か
   ら出力することを特徴とするデジタル回線の遅延シュミ
   レータ。