JP2016123060A - アナログデジタル変換装置 - Google Patents
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Abstract
【課題】CPUに負担をかけることなく複数系列のアナログ信号のAD変換を行うことができるとともに、それら複数系列のアナログ信号の種類や性質などが異なることに応じて異なる時間分解能でAD変換することができるAD変換装置を提供する。
【解決手段】複数のタイムスロットからなる1変換周期の動作を周期的に繰り返すための制御信号を送出するとともに、タイムスロット毎にそのタイムスロットでアナログデジタル変換する1つのアナログ信号を特定する制御信号を送出する制御信号送出手段206を設け、該制御信号に基づいて選択されたアナログ信号をデジタル信号に変換する。変換結果は外部の処理装置から一括して読み出し可能な記憶手段205に格納する。1変換周期の最終のタイムスロットにおける変換処理が終了したとき、外部の処理装置に1変換周期の処理が終了した旨を通知する。
【選択図】図2
【解決手段】複数のタイムスロットからなる1変換周期の動作を周期的に繰り返すための制御信号を送出するとともに、タイムスロット毎にそのタイムスロットでアナログデジタル変換する1つのアナログ信号を特定する制御信号を送出する制御信号送出手段206を設け、該制御信号に基づいて選択されたアナログ信号をデジタル信号に変換する。変換結果は外部の処理装置から一括して読み出し可能な記憶手段205に格納する。1変換周期の最終のタイムスロットにおける変換処理が終了したとき、外部の処理装置に1変換周期の処理が終了した旨を通知する。
【選択図】図2
Description
この発明は、複数の入力チャンネル(ch)のアナログ信号に対するアナログデジタル変換を行うAD(アナログデジタル)変換装置に関し、特に、各入力chに入力するアナログ信号の種類や性質などに応じた柔軟な処理を可能とするAD変換装置に関する。
AD変換装置は、アナログ信号をデジタル信号に変換する種々の場面で利用される。例えば、複数のパッド(演奏者が叩くための演奏操作子)とスライドボリューム(音量・音色・効果などを調整するための操作子)などを備えた電子ドラムがある。電子ドラムは、全体の動作を制御するCPU(中央処理装置)や楽音を生成する音源などを備えている。CPUは、各パッドに付けられたセンサの出力であるアナログ値をそれぞれ監視してどのパッドがいつどんな強さで叩かれたかを検出するとともに、スライドボリュームなどの操作子の値も検出して、音源での楽音生成処理に反映させている。このようなアナログ値をCPUで処理するためにはAD変換してデジタル値にしなければならない。しかし、一般にAD変換器は高価なため、複数のアナログ入力に対して一基のAD変換器を時分割(マルチプレックス)で利用して、各アナログ入力に対するデジタル値を得ることが多い。
特許文献1には、CPUとは別のハードウェアを用いて、複数の操作子をスキャンして時分割でそれら複数の操作子のアナログ出力値をAD変換する技術が記載されている。
上述の電子ドラムなどの場合、複数のパッドに付けられた各センサの出力を検出するには高い時間分解能が要求されるため、AD変換の時分割の切り替えは高速で行わなければならないが、それをCPUで実行しようとすると切り替えの処理の負荷が大きくなって他の処理ができなくなったり、あるいは高価で高性能のCPUを用いなければならなかった。
一方、スライドボリュームなどの操作子の値を検出するには時間分解能は低くてかまわない。そのため装置によっては、パッドのような高い時間分解能を必要とする演奏操作子とスライドボリュームなどの低い時間分解能でよい操作子とが混在する。その結果、AD変換する対象である複数のアナログ信号の種類や性質などがまちまちとなり、それに伴ってAD変換する対象に対して要求される時間分解能がまちまちとなる場合がある。そのような場合、従来のAD変換装置では、それらを効率よく処理することができなかった。上述の特許文献1などの従来技術においても、ある入力chは高い頻度でAD変換し、他の入力chは低い頻度でAD変換するといった処理は為されていない。
本発明は、CPUに負担をかけることなく複数系列のアナログ信号のAD変換を行うことができるとともに、それら複数系列のアナログ信号の種類や性質などが異なることに応じて異なる時間分解能でAD変換することができるようなAD変換装置を提供することを目的とする。
上記目的を達成するため、請求項1に係る発明は、複数のアナログ信号を時分割でアナログデジタル変換するアナログデジタル変換装置であって、複数のタイムスロットからなる1変換周期の動作を周期的に繰り返すための制御信号を送出するとともに、前記タイムスロット毎にそのタイムスロットでアナログデジタル変換する1つのアナログ信号を特定する制御信号を送出する、制御信号送出手段と、前記1つのアナログ信号を特定する制御信号を受けて、前記複数のアナログ信号から1つのアナログ信号を選択出力するアナログ信号選択手段と、選択されたアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、1変換周期の各タイムスロットで前記アナログデジタル変換手段から出力されるデジタル信号の値を格納する複数の記憶領域を備えたアナログデジタル変換結果記憶手段と、1変換周期の処理の終了に同期して、前記複数の記憶領域に格納された値を処理することあるいは外部の処理装置に一括して出力処理することが可能な処理手段とを備えたことを特徴とする。
請求項2に係る発明は、請求項1に記載のアナログデジタル変換装置において、前記アナログデジタル変換結果記憶手段は、前記1変換周期の各タイムスロットに1対1で対応する記憶領域を備え、あるタイムスロットのアナログデジタル変換結果は、そのタイムスロットに対応する記憶領域に格納することを特徴とする。
請求項3に係る発明は、請求項1または2に記載のアナログデジタル変換装置において、前記制御信号送出手段は、1変換周期内の所定の複数のタイムスロットで同じアナログ信号をアナログデジタル変換対象として選択する制御信号を送出するものであることを特徴とする。
請求項4に係る発明は、請求項3に記載のアナログデジタル変換装置において、1変換周期内で、同じアナログ信号に対する複数のアナログデジタル変換結果が求められたとき、それらを平滑化した値を前記アナログデジタル変換結果記憶手段の記憶領域に書き込むことを特徴とする。
請求項5に係る発明は、請求項1から4の何れか1つに記載のアナログデジタル変換装置において、前記制御信号送出手段は、各タイムスロット毎にアナログデジタル変換するアナログ信号を特定する情報を記憶した変換パターン記憶手段を備え、該変換パターン記憶手段に記憶されている情報に基づいて各タイムスロット毎の制御信号を送出するものであることを特徴とする。
請求項6に係る発明は、請求項1から5の何れか1つに記載のアナログデジタル変換装置において、前記アナログデジタル変換結果記憶手段の複数の記憶領域は、2ポートメモリ、ダブルバッファ、またはリングバッファから構成されていることを特徴とする。
本発明によれば、1変換周期の複数のタイムスロットでそれぞれAD変換を行いそれらの結果はCPU(処理装置)が一括して取得できるように構成しているので、CPUがAD変換のための切替に負担を強いられることがない。また、各タイムスロットでどの入力chのAD変換を実行するかを柔軟に設定でき、例えばある入力chは処理を頻繁にし、別の入力chは時折にしか処理しないということが可能になる。結果として、CPUに負担をかけることなく複数系列のアナログ信号のAD変換を行うことができるとともに、それら複数系列のアナログ信号の種類や性質などが異なることに応じて異なる時間分解能でAD変換することができるようなAD変換装置を提供することが可能となる。
以下、図面を用いて本発明の実施の形態を説明する。
図1は、この発明の実施の形態であるAD変換装置を適用した電子楽器のハードウェア(一部)構成を示すブロック図である。CPU101は、この電子楽器全体の動作を制御する処理装置である。メモリ102は、CPU101が実行する各種のプログラムや各種のデータなどを格納した記憶装置であり、RAM、ROM、フラッシュメモリ、ハードディスクなどを適宜組み合わせて構成することができる。表示器115はこの電子楽器の操作パネル上に設けられた各種の情報を表示するためのディスプレイであり、表示器インターフェース(I/F)103は表示器115を接続するためのインターフェースである。AD変換部104は、外部からアナログ信号を入力してAD変換し、変換後のデジタル信号をCPU101に渡す。音源部105は、CPU101からの楽音発生指示に応じて楽音信号を発生し波形I/O106に出力する。音源部105は、時分割動作で、複数チャンネル(ch)の楽音生成処理を行うものである。波形I/O106は、音源部105から入力した楽音信号をDA(デジタルアナログ)変換してサウンドシステムに出力する。バス107は、これら各部を接続するバスラインであり、コントロールバス、データバス、およびアドレスバスを総称したものである。なお、点線100で囲まれた部分は1つの半導体チップである音源LSI(Large Scale Integrated-circuit)より構成されている。
111から114は4機のマルチプレクサMUX0〜3を示す。各MUXは、8個のアナログ信号入力端子を備え、AD変換部104から送出される選択信号に基づいてそれら8個のアナログ信号から1つを選択して出力する。不図示だが、本電子楽器は演奏者が叩くための複数のパッド、および、操作パネル上に設けられたユーザが操作するための複数の操作子(パッドも「演奏操作子」であるので広い意味では「操作子」と言えるが、本願では単に「操作子」というときは操作パネル上のスライドボリュームやロータリーエンコーダなどの操作子を意味するものとする)を備える。それらのパッドおよび操作子からの操作信号であるアナログ信号がMUX0〜4に入力する。
AD変換部104の詳細は後に詳述するが、AD変換部104は、MUX0〜4経由で上記複数のアナログ信号を入力し、それぞれデジタル信号に変換し、AD変換部104内の所定のレジスタにそれらの変換結果であるデジタル信号をセットしてCPU101に渡す。CPU101は、前記レジスタの値を読み出すことによりそれらのデジタル信号を入力する。CPU101は、該デジタル信号に基づいて何れかのパッドが叩かれていることを検出したら、音源部105の複数の発音chの何れか1つを割り当て、その発音chに前記検出結果に応じて新たな楽音(ドラム音)の発音指示を送出する。その発音指示を受けて、音源部105は当該発音chにおける楽音生成処理を開始する。また、CPU101は、該デジタル信号に基づいて何れかの操作子が操作されていることを検出したら、その検出結果に応じて音源部105にパラメータ変更の指示を送出する。
図2(a)は、図1のAD変換部104の詳細な構成を示すブロック図である。MUX0〜3は、それぞれ8個のアナログ信号入力端子を備えるマルチプレクサであるが、図では各アナログ信号入力の矢印近傍に、入力する外部chのch番号を記載した。例えば、MUX0には外部ch0,4,8,…,28の8chのアナログ信号が入力している。AD変換部104は、SEL1信号送出回路201、SEL2信号送出回路202、MUX回路203、AD変換回路204、レジスタ205、制御信号生成回路206、および通知回路207を備える。
AD変換部104内の各部は、制御信号生成回路206から出力される制御信号に基づいて動作し、これにより周期的な動作を繰り返し実行している。その1周期を「変換周期」と呼ぶ。1変換周期は、同じ時間長の32個のタイムスロット0〜31からなる。1タイムスロットで、1つのAD変換動作を行う。タイムスロットn(nは0〜31の整数)というときのnはスロット番号と呼ぶ。スロット番号は、1変換周期内での処理の順番を示している。
SEL1信号送出回路201は、制御信号生成回路206からの制御信号に基づいてMUX0および1向けの選択信号SEL1を生成出力する。図では、SEL1信号送出回路201からMUX0および1に入る結線を3本描いてあるが、これらは選択信号SEL1が20,21,22の3ビットの信号であることを示している。従って、10進の数値でいえば、選択信号SEL1は0〜7の値をとる。MUX0および1は、それぞれ、この選択信号SEL1の値に応じた入力端子のアナログ信号を選択出力する。具体的には、SEL1の値0〜7をMUXの8本の入力端子に上から順に割り当てている。例えば、MUX0で外部ch番号で言えば、SEL1=0のときは外部ch0が、SEL1=1のときは外部ch4が、SEL1=2のときは外部ch8が、…というように選択出力される。
SEL2信号送出回路202もSEL1信号送出回路201とほぼ同様である。上述のSEL1信号送出回路201の説明で、「SEL1信号送出回路201」を「SEL2信号送出回路202」に、「MUX0」を「MUX2」に、「MUX1」を「MUX3」に、「SEL1」を「SEL2」に、それぞれ読み替えればよい。例えば、MUX2で言えば、SEL2=0のときは外部ch2が、SEL2=1のときは外部ch6が、SEL2=2のときは外部ch10が、…というように選択出力される。ただし、SEL1信号送出回路201からの出力SEL1とSEL2信号送出回路202からの出力SEL2とは時間差が設けてある。このようにすることで、SEL1が確定しMUX0およびMUX1の状態遷移が完了しAIN0およびAIN1からの値を読み込んでいる間に、SEL2の値を変更しMUX2およびMUX3の状態遷移をすることができる。また、SEL2が確定しMUX2およびMUX3の状態遷移が完了しAIN2およびAIN3からの値を読み込んでいる間に、SEL1の値を変更しMUX0およびMUX1の状態遷移をすることができる。SEL1およびSEL2の信号の切り替えをする際、電圧が安定するまでのチャージ時間が必要となるが、片方の切り替えをしてチャージ時間が経過する間に他方を読み出すことにより、全体として高速に切り替えながら読みだすことができる。
MUX回路203は、4個のアナログ入力端子AIN0〜4を備え、制御信号生成回路206からの制御信号に基づいて、それらのアナログ入力信号から1つを選択出力するマルチプレクサである。MUX0の選択出力がAIN0に、MUX1の選択出力がAIN1に、MUX2の選択出力がAIN2に、MUX3の選択出力がAIN3に、それぞれ入力するように接続されている。MUX回路203がタイムスロット毎にこれら4つの入力から何れを選択出力するかについては、図2(b)で詳しく説明する。MUX回路203が選択出力したアナログ信号が、AD変換回路204によってデジタル信号に変換される。
レジスタ205は、AD変換回路204の変換結果を格納する記憶手段である。レジスタ205は、番地0〜31で特定される32個の記憶領域を持ち、この番地はスロット番号に対応している。すなわち、タイムスロット0のAD変換結果はレジスタ205の番地0に格納され、タイムスロット1のAD変換結果はレジスタ205の番地1に格納され、…、タイムスロット31のAD変換結果はレジスタ205の番地31に格納され、というように処理が進む。当然に、タイムスロット31の次はタイムスロット0に戻る。なお、レジスタ205はいわゆる2ポートメモリから構成されており、AD変換回路204による書き込みとCPU101による読み出しが同時に実行できるものである。図では、2ポートメモリであることを示すため、レジスタ205の各番地を点線で2つに分け、書き込みと読み出しが同時にできることを示した(番地0〜31は便宜上図示したものである)。
通知回路207は、タイムスロット31の処理が終了した時点、すなわちレジスタ205の番地31にAD変換結果が格納されたときに、CPU101に割込信号を送出する。CPU101は、その割込信号を受けて、後述する割込処理で、1変換周期における変換結果(レジスタ205の番地0〜31)を全て読み取り、楽音生成処理に反映させる。
図2(b)は、本実施形態のAD変換部104における1変換周期の各タイムスロットでの動作を説明する表である。211は1変換周期内のスロット番号を示す。214は、各タイムスロットにおけるSEL1の値を示す。SEL1は、タイムスロット0,1で「0」をとり、タイムスロット2,3で「0→1に遷移」し、…、タイムスロット30,31で「7→0に遷移」し、…というように繰り返される。215は、各タイムスロットにおけるSEL2の値を示す。SEL2は、タイムスロット0,1で「7→0に遷移」し、タイムスロット2,3で「0」をとり、…、タイムスロット30,31で「7」をとり、…というように繰り返される。
212はMUX回路203が選択するアナログ入力端子を示す。結果として、各タイムスロットでMUX回路203に入力する外部MUXは213に示すようになる。216は各タイムスロットでAD変換結果を格納するレジスタ番地を示す。タイムスロット番号とAD変換結果を格納するレジスタ番地とは対応させているので、216は211と同じである。213,214,215から、各タイムスロットでAD変換され対応するレジスタ番地に格納される外部chの番号が217に示すものとなる。
ここで図5(a)のフローチャートを参照して、AD変換部104の動作を説明する。なお、このような動作はAD変換部104を構成するロジック回路にて実行されるハードウェア処理で実現される。
電源投入後あるいはリセット後、初期設定処理として、ステップ501でスロット番号n=0とする。ステップ502〜508はタイムスロット毎の処理であり、制御信号生成回路206からの制御信号に基づき1タイムスロットでステップ502〜508が実行されるように実行タイミングが調整されている。ステップ502では、スロット番号nに応じてMUX回路203への選択信号を送出するとともに、SEL1信号送出回路201とSEL2信号送出回路202がスロット番号nに応じたSEL1値およびSEL2値を送出するように制御する。これにより、図2(b)の212〜215で説明したように各MUXが動作し、MUX回路203からスロット番号nに応じた外部ch(図2(b)の217)のアナログ信号が選択出力される。
次にステップ503でAD変換回路204によるAD変換を行い、ステップ504でその結果をレジスタ205の番地nに格納する。ステップ505でn=31でないなら、ステップ506でnを歩進し、次のタイムスロットの処理のためにステップ502に戻る。n=31になったら、ステップ507でn=0に戻し、ステップ508で通知回路207からCPU101へ割込信号を送出する。
この割込信号を受けたCPU101は、割込処理によりレジスタ205をまとめて読み込む。これによりCPU101は、外部ch0〜31のAD変換結果を一括して取得できる。結果として、外部ch0〜31のどのchに対しても、1変換周期に1回のAD変換が実行されるので、
変換周波数(単位時間当たりのAD変換数)=単位時間/変換周期
である。
変換周波数(単位時間当たりのAD変換数)=単位時間/変換周期
である。
上記実施形態の第1の変形例を説明する。この変形例では、図2(a)の32個の外部ch入力端子のうちの幾つかに同じ信号源を接続する。例えば、ある1つのドラムパッドのセンサ出力を外部ch0,1,2,3の4つの端子に入力するように接続したとする。この場合、1変換周期でCPU101が取得したレジスタ205の内容中、番地0,1,2,3には1変換周期を4等分した各時間区間で上記パッド出力をAD変換した結果が格納されていることになる。従って、このパッドについては、見かけ上、
変換周波数=(単位時間/変換周期)×4
となる。CPU101は、このパッドについては、他のAD変換対象に比較して4倍の時間分解能でAD変換結果を所得できるので、それに応じたきめ細かな楽音発生指示を音源部105に与えることができる。
変換周波数=(単位時間/変換周期)×4
となる。CPU101は、このパッドについては、他のAD変換対象に比較して4倍の時間分解能でAD変換結果を所得できるので、それに応じたきめ細かな楽音発生指示を音源部105に与えることができる。
また、この第1の変形例では、例えば1つのパッドに対して、1変換周期内の任意の複数のタイムスロットでパッド出力を検出するようにできる。従って、極端な例で言えば、サンプリング周期が一定でないことが許容できるものとして、タイムスロット0〜30で1つのパッドの出力を検出し、タイムスロット31で操作子出力を検出し、パッドの処理では31個のパッド出力から値がピークになったタイミングを検出して楽音に反映させる、といった処理も可能である。
次に、上記実施形態の第2の変形例を説明する。図3(a)は、第2の変形例におけるAD変換部辺りの接続状態を示す。図3(a)のMUX0〜4およびAD変換部104は、ハードウェアとしては図2の同部分と同じものである。接続の仕方として、図3(a)では、MUX0の外部ch16,20,24,28およびMUX1の外部ch9,13,17,21,25,29の端子には何も接続しない。MUX0の外部ch0,4,8,12とMUX1の外部ch1,5の端子にはそれぞれにパッドのセンサのアナログ信号が入力する。また、SEL1信号送出回路201から出力される3ビットのSEL1信号のうち、下位2ビットすなわち20と21ビットを選択信号SEL1としてMUX0に入力させ、下位1ビットすなわち20を選択信号SEL1としてMUX1に入力させるものとする。なお、MUX2,3へのアナログ信号の入力やAD変換部104との接続関係は図2(a)と同じであるので、これらの入力のAD変換については図2で説明したのと同じである。
図3(b)は、図3(a)の変形例における1変換周期の各タイムスロットの動作を説明する表である。311は1変換周期内のスロット番号を示す。314は、各タイムスロットにおいてMUX0に入力するSEL1の値を示す。SEL1信号送出回路201から出力される3ビットのうち20と21ビットの2ビットが選択信号SEL1としてMUX0に入力しているので、314に示すように1変換周期で0→1→2→3を2周するようにSEL1値がMUX0に入力する。315は、各タイムスロットにおいてMUX1に入力するSEL1の値を示す。SEL1信号送出回路201から出力される3ビットのうち20ビットの1ビットが選択信号SEL1としてMUX1に入力しているので、315に示すように1変換周期で0→1を4周するようにSEL1値がMUX1に入力する。MUX回路203が選択するアナログ端子は312,313に示す通り(図2のケースと同じ)であるので、結果として、各タイムスロットでAD変換され対応するレジスタ番地に格納される外部chの番号が317に示すものとなる。従って、1変換周期の最後で発生する割込処理でCPU101が取得するレジスタ205の内容は、317に示されている外部chのAD変換結果となる。なお、MUX2,3へのアナログ信号の入力やAD変換部104との接続関係は図2(a)と同じであるので、各タイムスロットにおけるMUX2やMUX3に入力するSEL2信号の値は図3(b)の表では省略してある。
本変形例では、1変換周期でCPU101が取得したレジスタ205の内容中、番地0,16には1変換周期を2等分した各時間区間で外部ch0のパッド出力をAD変換した結果が格納されていることになる。従って、この外部ch0のセンサ出力のパッドについては、見かけ上、
変換周波数=(単位時間/変換周期)×2
となる。CPU101は、このパッドについては、他のAD変換対象に比較して2倍の時間分解能でAD変換結果を所得できるので、それに応じたきめ細かな楽音発生指示を音源部105に与えることができる。外部ch4,8,12についても同様である。
変換周波数=(単位時間/変換周期)×2
となる。CPU101は、このパッドについては、他のAD変換対象に比較して2倍の時間分解能でAD変換結果を所得できるので、それに応じたきめ細かな楽音発生指示を音源部105に与えることができる。外部ch4,8,12についても同様である。
さらに、本変形例では、1変換周期でCPU101が取得したレジスタ205の内容中、番地1,9,17,25には1変換周期を4等分した各時間区間で外部ch1のパッド出力をAD変換した結果が格納されていることになる。従って、この外部ch1のセンサ出力のパッドについては、見かけ上、
変換周波数=(単位時間/変換周期)×4
となる。CPU101は、このパッドについては、他のAD変換対象に比較して4倍の時間分解能でAD変換結果を所得できるので、それに応じたきめ細かな楽音発生指示を音源部105に与えることができる。外部ch5についても同様である。
変換周波数=(単位時間/変換周期)×4
となる。CPU101は、このパッドについては、他のAD変換対象に比較して4倍の時間分解能でAD変換結果を所得できるので、それに応じたきめ細かな楽音発生指示を音源部105に与えることができる。外部ch5についても同様である。
なお、MUX2,3に入力するアナログ信号については、図2の例と同じ変換周波数でAD変換されていることになる。
次に、本発明の第2の実施形態を説明する。図4は、第2の実施形態のAD変換部104の構成を示す。同図のMUX0〜4の構成と接続関係は図2と同じである。AD変換部104内の構成も図2(a)で説明した上記第1の実施形態と同様である。図4の400番台の付番の各部と図2(a)の200番台の付番の各部とは、下1桁が同じ付番同士で対応している。
第2の実施形態が第1の実施形態と異なる部分について説明する。図4の第2の実施形態では、制御信号生成回路406内に変換パターンレジスタ408を備えている。変換パターンレジスタ408には、各タイムスロット毎の制御情報が格納されている。この制御情報は、各タイムスロット毎に、SEL1として出力する値、SEL2として出力する値、および、MUX回路403がAIN0〜3の何れの入力を選択出力するかを示す指示情報を規定する。制御信号生成回路406は、各タイムスロット毎に、変換パターンレジスタ408から当該タイムスロットに対応する制御情報を読み取り、その制御情報に基づく制御信号をSEL1信号送出回路401、SEL2信号送出回路402、およびMUX回路403などに送出する。該制御信号を受けたSEL1信号送出回路401とSEL2信号送出回路402は、それぞれ当該タイムスロットに対応する制御情報で指示されたSEL1値およびSEL2値を出力し、また、該制御信号を受けたMUX回路403は、当該タイムスロットに対応する制御情報で指示されたAIN0〜3のうちの1つの入力を選択出力する。
これ以降の動作は、上記第1の実施形態と同様である。図5(a)で説明した処理の流れも、基本的な流れは第1の実施形態と同様である。ただし、第2の実施形態におけるステップ502の処理は、「スロット番号に応じた制御情報を変換パターンレジスタ408から読み取り、該制御情報に応じたMUX選択信号およびSEL1値、SEL2値を送出」と読み替えるものとする。第2の実施形態においても、通知回路407は、1変換周期の最後すなわちレジスタ405の番地31にAD変換結果が格納された後に割込信号を送出する。CPU101は、その割込信号を受けて、割込処理で1変換周期における変換結果(レジスタ405の番地0〜31)を全て読み取り、楽音生成処理に反映させる。
変換パターンレジスタ408の内容は、CPU101からの指示で任意に設定・変更できる。従って、どのタイムスロットでどの外部入力chをAD変換するかはユーザが任意に設定でき、汎用性の高いAD変換装置が実現できる。
なお、上記第2の実施形態では、タイムスロットnのAD変換結果をレジスタ405の番地nに格納するようにしているが、タイムスロットnのAD変換結果をどの番地に格納するかを変換パターンレジスタ408で設定できるようにしてもよい。また、第2の実施形態において、SEL1信号送出回路401やSEL2信号送出回路402を第1の実施形態と同様に機械的に0〜7を繰り返すものとしてもよいし、MUX回路403を第1の実施形態と同様に機械的にAIN0〜4を繰り返し選択出力するものとしてもよい。さらに、第2の実施形態に対し、上記第1の実施形態の第1の変形例や第2の変形例のような変形を施すことも可能である。
図5(b)は、上記第1の実施形態とその変形例および上記第2の実施形態とその変形例の全てに適用できるCPU101側の割込処理の例を示す。この処理は、通知回路(207や407)から割込信号を受けたときCPU101で実行する処理である。割込信号を受けたときに、レジスタ(205や405)の、どの番地にパッド出力が設定され、どの番地に操作子出力が設定されているかは、予め設計時に決定されており、それに応じて、割込処理では、どの番地からパッド出力を読んで処理し、どの番地から操作子出力を読んで処理するかが決定されている。すなわち、そのような前提の元でCPU101側で実行されるプログラムが設計されている。
まず、ステップ511で、レジスタ(205や405)の番地0〜31を全て読み込む。次にステップ512で、パッド出力が格納されている番地からAD変換結果を読み出し、パッドの処理を行う。例えば、あるパッドが叩かれたときの初回のAD変換結果が検出されたのであれば、音源部105の発音chを1つ割り当て、その発音chに検出されたAD変換結果に応じた発音指示を送出する処理を行う。また、あるパッドについて現在発音中の状況で、そのパッド出力が検出されたときには、音源部105の発音中の当該発音chに対し、検出されたAD変換結果を反映させる処理を行う。
次に、ステップ513で、操作子出力が格納されている番地からAD変換結果を読み出し、操作子の処理を行う。例えば、あるスライダが操作されたことが検出されたのであれば、そのスライダに割り当てられているパラメータ値を変更する処理を行う。ステップ514でその他の処理を行い、割込処理を終了する。
図5(c)は、上記ステップ512の具体例である。この具体例は、図3の変形例の場合のCPU101の処理例である。図3の変形例では、1変換周期で、外部ch0はレジスタ番地0,16の2サンプルを取得している。そこでステップ521では、レジスタ番地0,16の2サンプルを用いて外部ch0のパッドの処理を行う。同様に、ステップ522では、それぞれ2サンプルを用いて外部ch4,8,12のパッドの処理を行う。
次に、図3の変形例では、1変換周期で、外部ch1はレジスタ番地1,9,17,25の4サンプルを取得している。そこでステップ523では、レジスタ番地1,9,17,25の4サンプルを用いて外部ch1のパッドの処理を行う。同様に、ステップ524では、4サンプルを用いて外部ch5のパッドの処理を行う。ステップ525では、レジスタ番地2の1サンプルを用いて外部ch2のパッドの処理を行う。同様にステップ526では、1サンプルを用いて外部ch3のパッドの処理を行う。
以上の図5(c)の処理では、ステップ521,522で処理するパッドは2サンプルを用い、ステップ523,524で処理するパッドは4サンプルを用いている。従って、音源部105に対する指示は高い時間分解能で取得した複数サンプルに応じたきめ細かな指示を行うことができる。
図5(d)は、操作子の処理であるステップ513の変形例である。操作子については低い時間分解能で済ませるため、ステップ531で所定回数スキップし、該所定回数毎に1回ステップ532に進んで、操作子の処理を行うものである。
上記実施形態および変形例では、電子ドラムを例として説明したが、本発明の適用対象はこれに限られない。種類や性質が異なる複数のアナログ信号であって、特に異なる時間分解能でAD変換を行いたい複数のアナログ信号であれば、本発明を適用してAD変換することでそれらのアナログ信号にそれぞれ好適な時間分解能でAD変換することができる。
上記実施形態および変形例では、1変換周期の終了に同期してAD変換部の変換結果が処理部に渡されるようにする方式として、1変換周期の最後に通知回路207,407で割込信号を発生し、これを受けてCPU101が割込処理でレジスタ205,405の内容を読み込む方式とした。これは、AD変換を行うAD変換部からAD変換結果を処理する処理部に、割込信号や所定情報の通信などによって能動的に1変換周期の終了を通知する方式である。しかし、能動的に通知する代わりに、処理部からAD変換部に1変換周期が終了したかどうかを調べに行く方式を採ってもよい。そのような方式の1つとして、割込の代わりに状態フラグを用いたポーリング方式がある。すなわち、通知回路207,407をCPU101から参照できる状態フラグで構成し、1変換周期の終わりで状態フラグをオンする。CPU101は、任意のタイミングで状態フラグを参照し、それがオンされていたら、レジスタ205,405の内容を読み込み、楽音生成処理に反映させるとともに、状態フラグをオフする。
さらに、AD変換部104をCPU101と共通のクロックで動作する論理回路で構成することにより、上述の割込やポーリングという手段をとらずとも、AD変換部104とCPU101とが1変換周期に同期してデータを受け渡しできるようにしてもよい。これは、能動的な通知処理や処理部からAD変換部への状態取得処理を行うこと無く、始めからAD変換部と処理部とを同期させて動作させることにより、AD変換部の変換結果が自然に処理部に渡されるようにする方式である。
上記実施形態および変形例では、1つの外部chに関して1変換周期で複数のAD変換結果を取得した場合、それらのAD変換結果をレジスタの別番地に格納して全てをCPUに知らせるようにしたが、AD変換部104内部でそれら複数のAD変換結果の平滑化を行い、平滑化した結果をレジスタに書き込むようにしてもよい。平滑化することにより、ノイズが除去できるなどの効果がある。
例えば、図3の変形例では外部ch0については1変換周期で2つのAD変換結果がレジスタ205の番地0,16に格納されているが、これら2つのAD変換結果の平均を求めて番地0に書き込むようにする。CPU101は、この番地0の値を読み込み、平均値と解釈して楽音生成処理に反映させる。
なお、上記実施形態および変形例では、AD変換部104とCPU101とが一つの半導体チップ内にあるものとして説明していたが、AD変換部104とCPU101とをそれぞれ別体の半導体チップとしそれらを組み合わせて構成してもよい。
また、上記実施形態および変形例では、レジスタ205はAD変換部104内にある2ポートメモリとして構成したが、ダブルバッファやリングバッファなど、AD変換回路204による書き込みとCPU101による読み出しが同時に実行できるものであれば他のもので構成してもよい。
101…中央処理装置(CPU)、102…メモリ、103…表示器I/F、104…AD変換部、105…音源部、106…波形I/O、111〜114…マルチプレクサ(MUX)。
Claims (6)
- 複数のアナログ信号を時分割でアナログデジタル変換するアナログデジタル変換装置であって、
複数のタイムスロットからなる1変換周期の動作を周期的に繰り返すための制御信号を送出するとともに、前記タイムスロット毎にそのタイムスロットでアナログデジタル変換する1つのアナログ信号を特定する制御信号を送出する、制御信号送出手段と、
前記1つのアナログ信号を特定する制御信号を受けて、前記複数のアナログ信号から1つのアナログ信号を選択出力するアナログ信号選択手段と、
選択されたアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、
1変換周期の各タイムスロットで前記アナログデジタル変換手段から出力されるデジタル信号の値を格納する複数の記憶領域を備えたアナログデジタル変換結果記憶手段と、
1変換周期の処理の終了に同期して、前記複数の記憶領域に格納された値を処理することあるいは外部の処理装置に一括して出力処理することが可能な処理手段と
を備えたことを特徴とするアナログデジタル変換装置。 - 請求項1に記載のアナログデジタル変換装置において、
前記アナログデジタル変換結果記憶手段は、前記1変換周期の各タイムスロットに1対1で対応する記憶領域を備え、あるタイムスロットのアナログデジタル変換結果は、そのタイムスロットに対応する記憶領域に格納する
ことを特徴とするアナログデジタル変換装置。 - 請求項1または2に記載のアナログデジタル変換装置において、
前記制御信号送出手段は、1変換周期内の所定の複数のタイムスロットで同じアナログ信号をアナログデジタル変換対象として選択する制御信号を送出するものである
ことを特徴とするアナログデジタル変換装置。 - 請求項3に記載のアナログデジタル変換装置において、
1変換周期内で、同じアナログ信号に対する複数のアナログデジタル変換結果が求められたとき、それらを平滑化した値を前記アナログデジタル変換結果記憶手段の記憶領域に書き込む
ことを特徴とするアナログデジタル変換装置。 - 請求項1から4の何れか1つに記載のアナログデジタル変換装置において、
前記制御信号送出手段は、各タイムスロット毎にアナログデジタル変換するアナログ信号を特定する情報を記憶した変換パターン記憶手段を備え、該変換パターン記憶手段に記憶されている情報に基づいて各タイムスロット毎の制御信号を送出するものである
ことを特徴とするアナログデジタル変換装置。 - 請求項1から5の何れか1つに記載のアナログデジタル変換装置において、
前記アナログデジタル変換結果記憶手段の複数の記憶領域は、2ポートメモリ、ダブルバッファ、またはリングバッファから構成されている
ことを特徴とするアナログデジタル変換装置。
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