JP5404144B2 - データ処理装置 - Google Patents

Description

本発明は、データ処理装置の内部制御技術に関するもので、例えばマイクロコンピュータに適用して有効な技術に関する。

データ処理装置の一例とされるマイクロコンピュータ（マイクロプロセッサやデータプロセッサなどと称されることもある）には、ＣＰＵ（中央処理装置）及び特定の機能を有する複数の機能モジュールが搭載される。上記機能モジュールとしては、タイマ、ＡＤＣ（アナログ・デジタル・コンバータ）、ＤＡＣ（デジタル・アナログ・コンバータ）、Ｉ２Ｃ（Inter-Integrated Circuit Bus IF：相互統合回路バスインタフェース）などが挙げられる。このような機能モジュールは、ＣＰＵの周辺に配置されることから「周辺モジュール」とも称される。また、上記機能モジュールは、ＩＰ（Intellectual Property）として提供することができる。上記機能モジュールは、ＣＰＵによって、必要に応じて選択的に起動させることができる。この機能モジュールの起動は、当該モジュールに対応するレジスタの書き込みによって可能とされる。例えばタイマを起動させる場合には、起動しようとするタイマに対応するレジスタに初期設定を行い、その後、当該レジスタに起動ビットを設定する。起動しようとするタイマが複数ある場合、レジスタの初期設定や起動ビットの設定は、タイマ毎に個別的に行われる。

特許文献１には、複数のリクエスト（使用希望）が競合する場合においてそのリクエストの一つを高速に選択する競合調停装置が示される。調停装置またはリクエストバスを用いてデバイスを選択するようにしている。

特許文献２には、ＣＰＵと周辺回路との間にバスインターフェイスを設置し、校正プログラムによって各周辺回路におけるレジスタの最適なアクセスタイミングを個々に調整する技術が示される。

特開２００３−１３２０１１号公報 特開２００４−３２６６９０号公報

本願発明者は、上記マイクロコンピュータにおいて、複数の機能モジュールを同時に起動させることについて検討した。それによれば、例えば複数のタイマの起動タイミングを揃えようとしても、ＣＰＵの命令実行クロック数と、互いに異なるクロック間の再同期化待ちの時間との調整が必要で、起動タイミングを揃えるのは困難であることが見いだされた。複数の機能モジュール間で、起動ビットを同じレジスタに割り付ければ、同時起動が可能と考えられるが、マイクロコンピュータによって機能モジュールの種類や搭載数が異なるため、製品毎にレジスタのビット割付けを変えなければ、必要な機能モジュールを同一レジスタにマッピングすることはできない。製品毎にレジスタのビット割付けが変更されることはプログラムの修正を意味し、ユーザに多大な不便を強いることになる。このような課題は、特許文献１や特許文献２に記載された技術によっても解決できない。

本発明の目的は、複数の機能モジュールの同時起動を可能にするための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、データ処理装置は、ＣＰＵ、ＣＰＵバス、複数の機能モジュール、マスタビットレジスタを含む。複数の機能モジュールは、上記ＣＰＵバスを介して上記ＣＰＵに結合され、それぞれ起動ビットが設定されることで起動される。マスタビットレジスタには、上記複数の機能モジュールにおける起動ビットを操作可能なマスタビットが保持される。上記マスタビットレジスタにおけるマスタビットは、上記ＣＰＵによって設定することができる。マスタビットレジスタにマスタビットを設定することにより、複数の機能モジュールは一斉に起動される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、マスタビットレジスタにマスタビットを設定することにより、複数の機能モジュールが一斉に起動されることから、複数の機能モジュールの同時起動が可能になる。

本発明にかかるデータ処理装置の一例とされるマイクロコンピュータの構成例ブロック図である。 図１に示されるマイクロコンピュータにおける複数のタイマ同時起動についてのフローチャートである。 本発明にかかるデータ処理装置の一例とされるマイクロコンピュータの別の構成例ブロック図である。 図３に示されるマイクロコンピュータにおける複数のタイマ同時起動についてのフローチャートである。 図３に示されるマイクロコンピュータに含まれるマスタビット選択回路の構成例回路図である。 図３に示されるマイクロコンピュータに含まれるマスタビット選択回路の別の構成例回路図である。 図３に示されるマイクロコンピュータにおける主要動作の流れを示すフローチャートである。 図３に示されるマイクロコンピュータにおける主要動作の説明図である。 図３に示されるマイクロコンピュータに設けられる起動完了通知回路の構成例回路図である。 図９に示される起動完了通知回路における主要部の動作タイミング図である。 本発明にかかるデータ処理装置の一例とされるマイクロコンピュータの別の構成例ブロック図である。 図１１に示されるマイクロコンピュータに設けられる起動完了フラグ出力回路の構成例回路図である。 図１１に示されるマイクロコンピュータに設けられる起動完了フラグ出力回路の別の構成例回路図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係るデータ処理装置（１００）は、ＣＰＵ（１０２）、ＣＰＵバス（１０５）、複数の機能モジュール（１１０，１１１，１１９，１２０）、マスタビットレジスタ（１１８）を含む。複数の機能モジュール（１１０，１１１，１１９，１２０）は、上記ＣＰＵバスを介して上記ＣＰＵに結合され、それぞれ起動ビットが設定されることで起動される。マスタビットレジスタ（１１８）には、上記複数の機能モジュールにおける起動ビットを操作可能なマスタビットが保持される。上記マスタビットレジスタにおけるマスタビットは、上記ＣＰＵによって設定することができる。

上記の構成によれば、マスタビットレジスタ（１１８）にマスタビットを設定することにより、複数の機能モジュール（１１０，１１１，１１９，１２０）を一斉に起動することが可能になる。しかも、かかる構成においては、複数の機能モジュール間で、起動ビットを同じレジスタに割り付けるものではないので、製品毎にレジスタのビット割付けを変える必要はない。

〔２〕上記〔１〕において、上記マスタビットレジスタ（１１８）は複数配置することができる。その場合において、個々のマスタビットレジスタには、上記複数の機能モジュールにおける起動ビットを操作可能なマスタビットが保持される。

〔３〕また、上記データ処理装置（１００）は、ＣＰＵ（１０２）、ＣＰＵバス（１０５）、複数の機能モジュール（１０８〜１１５，１１９，１２０）、マスタビットレジスタ（１１８）を含んで構成することができる。かかる場合において、上記機能モジュール（１０８〜１１５，１１９，１２０）は、上記マスタビットレジスタ（１１８）の出力信号を選択的に取り込むためのマスタビット選択回路（ＳＥＬ）を含んで構成することができる。各機能モジュール（１０８〜１１５，１１９，１２０）においては、マスタビット選択回路（ＳＥＬ）が設けられることにより、上記マスタビットレジスタ（１１８）の出力信号を選択的に取り込むことができ、それに基づいて、各機能モジュール毎の起動ビットを設定することができる。

〔４〕上記〔３〕において、上記マスタビット選択回路（ＳＥＬ）は、上記マスタビットレジスタからの複数の出力信号のうちのひとつを上記起動ビット設定用に選択するためのセレクタ（５０１）と、上記セレクタ（５０１）の選択動作を決定するためのマスタビット選択レジスタ（５０２）とを含んで構成することができる。

〔５〕上記〔３〕において、上記マスタビット選択回路は、上記マスタビットレジスタからの複数の出力信号のうちの任意信号のオア論理を出力するためのセレクタ（５０５）と、上記マスタビットレジスタからの複数の出力信号のうちの任意信号を決定するためのマスタビット選択レジスタ（５０６）とを含んで構成することができる。かかる場合において、上記マスタビットレジスタからの複数の出力信号のうちの任意信号は、上記セレクタ（５０５）において、マスタビット選択レジスタ（５０６）の出力信号と、上記マスタビット選択レジスタ（５０６）の出力とのアンド論理を得ることによって容易に決定することができる。上記のようにマスタビットバス１２１を介して伝達された信号と、マスタビット選択レジスタ５０６の出力信号とのアンド論理を得るようにしているため、マスタビットレジスタ１１８にかかわらず、マスタビット選択レジスタ５０６への情報設定により、選択されるマスタビットを複数指定することができる。

〔６〕上記〔４〕又は〔５〕において、上記マスタビット選択レジスタ（５０２，５０６）は、上記ＣＰＵ（１０２）によって管理されるアドレス空間に配置することができ、そのようにすることで、上記マスタビット選択レジスタ（５０２，５０６）の書き換えを上記ＣＰＵ（１０２）によって行うことができる。

〔７〕上記〔３〕において、上記マスタビット選択回路（ＳＥＬ）には、上記機能モジュールの起動完了を示す起動完了フラグを形成するための起動完了通知回路（９００）を設けることができる。

〔８〕上記〔７〕において、上記起動完了フラグを出力するための起動完了フラグ出力回路（ＳＦＣ）と、上記複数の機能モジュールにおける上記起動完了フラグ出力回路からの出力信号のワイヤードアンド論理を取得可能な起動完了バス（１２２）と、起動完了ビットが設定される起動完了レジスタ（１２３）とを設けることができる。この場合において、上記起動完了レジスタを、上記ＣＰＵによって管理されるアドレス空間に配置することができる。そのようにすることで、同時起動にかかる機能モジュールからの起動完了フラグを纏めてモニタすることができるので、上記ＣＰＵにおいては、複数の機能モジュールの同時起動が完了したか否かの判別を容易に行うことができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

＜実施の形態１＞
図１には、本発明にかかるデータ処理装置の一例とされるマイクロコンピュータが示される。

マイクロコンピュータ１００は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。マイクロコンピュータ１００は、割り込み制御回路１０１、ＣＰＵ（中央処理装置）コア１０２、内蔵ＲＡＭ（ランダム・アクセス・メモリ）１０３、内蔵ＲＯＭ（リード・オンリー・メモリ）１０４を含む。上記ＣＰＵ（中央処理装置）コア１０２、内蔵ＲＡＭ（ランダム・アクセス・メモリ）１０３、内蔵ＲＯＭ（リード・オンリー・メモリ）１０４は、３２ビット構成のＣＰＵバス１０５によって互いに信号のやり取り可能に結合される。また、上記ＣＰＵバス１０５には、それぞれバスブリッジ１０６，１０７を介して周辺バス１１６，１１７が結合される。周辺バス１１６は１６ビット構成とされ、周辺バス１１７は８ビット構成とされる。この周辺バス１１６，１１７には、それぞれ特定の機能を有する機能モジュールが結合される。例えば周辺バス１１６に結合された機能モジュールとして、Ｉ２Ｃ（Inter-Integrated Circuit Bus IF：相互統合回路バスインタフェース）１０８，１０９、タイマ１１０，１１１を挙げることができる。周辺バス１１７に結合された機能モジュールとして、シリアル通信インタフェース（ＳＣＩ）１１２、アナログ・デジタル・コンバータ（ＡＤＣ）１１３、デジタル・アナログ・コンバータ（ＤＡＣ）１１４，１１５、タイマ１１９，１２０を挙げることができる。上記Ｉ２Ｃ１０８，１０９、タイマ１１０，１１１，１１９，１２０、シリアル通信インタフェース（ＳＣＩ）１１２、アナログ・デジタル・コンバータ（ＡＤＣ）１１３、デジタル・アナログ・コンバータ（ＤＡＣ）１１４，１１５は、ＩＰ（Intellectual Property）として提供される。また、上記周辺バス１１７には、マスタビットを保持するためのマスタビットレジスタ１１８が結合される。そしてこのマスタビットレジスタ１１８と上記タイマ１１０，１１１，１１９，１２０とは、上記マスタビットレジスタ１１８の出力信号を上記タイマ１１０，１１１，１１９，１２０に伝達するための専用線９９を介して結合される。

上記ＣＰＵコア１０２は、予め設定されたプログラムに従って所定の演算処理を実行する。上記内蔵ＲＡＭ１０３は、上記ＣＰＵコア１０２で行われる演算処理の作業領域に使用される。上記内蔵ＲＯＭ１０４は、上記ＣＰＵコア１０２で実行されるプログラムを記憶するプログラムメモリとして機能する。プログラムメモリは、電気的に書き換え可能なフラッシュメモリによって形成される場合もある。上記Ｉ２Ｃ１０８，１０９は外部に接続される周辺デバイスと接続され、外部との間でシリアル通信を行うために設けられる。上記タイマ１１０，１１１，１１９，１２０は、各種信号生成や各種処理における時間計測に用いられる。上記シリアル通信インタフェース１１２は、このマイクロコンピュータ１００の外部との間でシリアル通信を行うために設けられる。アナログ・デジタル・コンバータ１１３は、入力されたアナログ信号をデジタル信号に変換する。デジタル・アナログ・コンバータ１１４，１１５は、入力されたデジタル信号をアナログ信号に変換する。

上記Ｉ２Ｃ１０８，１０９、タイマ１１０，１１１，１１９，１２０、シリアル通信インタフェース１１２、アナログ・デジタル・コンバータ１１３、デジタル・アナログ・コンバータ１１４，１１５は、それぞれＣＰＵコア１０２によって設定可能な制御レジスタＣＮＴＲを含む。この制御レジスタＣＮＴＲの設定によって各機能モジュールの動作が制御されるようになっている。各機能モジュール内の制御レジスタＣＮＴＲには、起動ビットを保持するレジスタが含まれ、この起動ビットが設定されることによって当該機能モジュールが起動される。

このマイクロコンピュータ１００が搭載されるシステムによっては、マイクロコンピュータ１００内の複数の機能モジュールの動作開始タイミングを揃えたい場合がある。例えば４個のタイマ１１０，１１１，１１９，１２０の起動タイミングを揃えようとしても、ＣＰＵコア１０２の命令実行クロック数と、互いに異なるクロック間の再同期化待ちの時間との調整が必要で、起動タイミングを正確に揃えるのは困難である。

そこでこのマイクロコンピュータ１００には、タイマ１１０，１１１，１１９，１２０の起動ビットを操作可能なマスタビットレジスタ１１８が設けられている。このマスタビットレジスタ１１８には、ＣＰＵコア１０２によってマスタビットの設定が可能とされる。このマスタビットによれば、タイマ１１０，１１１，１１９，１２０のうち任意の組み合わせで起動ビットを設定することができる。例えばタイマ１１０，１１１，１１９，１２０の全ての起動タイミングを揃えたい場合、マスタビットレジスタ１１８の出力によって、タイマ１１０，１１１，１１９，１２０の全ての起動ビットが一斉に選択レベルに設定されるように構成する。

図２には、図１に示されるマイクロコンピュータ１００におけるタイマ１１０，１１１，１１９，１２０の同時起動についてのフローチャートが示される。

タイマ１１０，１１１，１１９，１２０の同時起動に先立って、タイマ１１０，１１１，１１９，１２０の初期設定が行われる（Ｓ１１〜Ｓ１４）。つまり、ＣＰＵコア１０２によって、タイマ１１０，１１１，１１９，１２０内の制御レジスタＣＮＴＲに所定の制御情報が書き込まれる。

次に、マスタビットレジスタ１１８のマスタビットが選択レベルに設定されることによって、タイマ１１０，１１１，１１９，１２０の同時起動が指示される（Ｓ１５）。マスタビットレジスタ１１８のマスタビット設定は、ＣＰＵコア１０２により周辺バス１１７を介して行われる。

そして、上記マスタビットが選択レベルに設定されると、それに応じて、タイマ１１０，１１１，１１９，１２０の全ての起動ビットが一斉に選択レベルに設定される。このような設定により、タイマ１１０，１１１，１１９，１２０の同時起動が可能になる。

上記の構成例では、マスタビットレジスタ１１８のマスタビットが選択レベルに設定されることによって、タイマ１１０，１１１，１１９，１２０の同時起動が指示される場合について説明したが、タイマ１１０，１１１，１１９，１２０のうちの任意の組み合わせについて同時起動を行うことができる。例えばマスタビットレジスタ１１８のマスタビットによって、タイマ１１０，１１１又はタイマ１１９，１２０についての同時起動を行うようにしても良い。また、マスタビットレジスタ１１８を複数個設け、このマスタビットレジスタ毎に、同時起動するタイマの組み合わせを異ならせるようにしても良い。

実施の形態１においては、以下の作用効果を得ることができる。

（１）ＣＰＵコア１０２から周辺バス１１７を介してマスタビットレジスタ１１８にマスタビットを設定することにより、複数のタイマ１１０，１１１，１１９，１２０を一斉に起動することができる。

（２）このようマイクロコンピュータ１００は、複数のタイマ１１０，１１１，１１９，１２０が一斉に起動される場合において、複数のタイマ１１０，１１１，１１９，１２０間で、起動ビットを同じレジスタに割り付けるものではないので、製品毎にレジスタのビット割付けを変える必要はなく、汎用性に優れる。

（３）マスタビットレジスタ１１８を複数個設け、このマスタビットレジスタ毎に、同時起動するタイマの組み合わせを異ならせるようにすることで、同時起動するタイマの組み合わせとして複数パターンに対応することができる。

＜実施の形態２＞
図３には、マイクロコンピュータ１００の別の構成例が示される。

図３に示されるマイクロコンピュータ１００が、図１に示されるマイクロコンピュータ１００と大きく異なるのは、それぞれの周辺モジュール内にマスタビット選択回路ＳＥＬが設けられている点である。マスタビット選択回路ＳＥＬは、Ｉ２Ｃ１０８，１０９、タイマ１１０，１１１，１１９，１２０、シリアル通信インタフェース１１２、アナログ・デジタル・コンバータ１１３、デジタル・アナログ・コンバータ１１４，１１５内に設けられ、マスタビットの選択を可能とする。各機能モジュールにおいて、内部のマスタビット選択回路ＳＥＬによって選択されたマスタビットによって制御レジスタＣＮＴＲの起動ビットが設定されるようになっている。また、マスタビットレジスタ１１８と、上記Ｉ２Ｃ１０８，１０９、タイマ１１０，１１１，１１９，１２０、シリアル通信インタフェース１１２、アナログ・デジタル・コンバータ１１３、デジタル・アナログ・コンバータ１１４，１１５とは、８ビット構成のマスタビットバス１２１を介して結合される。これにより、マスタビットレジスタ１１８の出力信号は、マスタビットバス１２１を介して複数の機能モジュールへ共通に伝達される。

Ｉ２Ｃ１０８，１０９、タイマ１１０，１１１，１１９，１２０、シリアル通信インタフェース１１２、アナログ・デジタル・コンバータ１１３、デジタル・アナログ・コンバータ１１４，１１５内に設けられるマスタビット選択回路ＳＥＬは、互いに同一構成とされる。

図５には、タイマ１２０内に設けられたマスタビット選択回路ＳＥＬの構成例が代表的に示される。

マスタビット選択回路ＳＥＬは、特に制限されないが、セレクタ５０１と、マスタビット選択レジスタ５０２とを含んで成る。セレクタ５０１は、上記マスタビットレジスタ１１８から８ビット構成のマスタビットバス１２１を介して伝達された複数の出力信号のうちのひとつが選択されて出力される。選択されたマスタビットによって制御レジスタＣＮＴＲの起動ビットが設定される。マスタビット選択レジスタ５０２は、３ビット構成とされ、周辺バス１１７に結合されている。マスタビット選択レジスタ５０２には、ＣＰＵコア１０２によってマスタビット選択情報が設定される。このマスタビット選択情報に従ってセレクタ５０１の選択動作が制御される。つまり、ＣＰＵコア１０２によって設定されたマスタビット選択情報に従って、マスタビットバス１２１のうちの任意の１ビットが選択される。

尚、セレクタ５０１によって選択されたマスタビットは、フリップフロップ回路５０３，５０４によって、クロック信号ＣＬＫで再同期化してから制御レジスタＣＮＴＲに伝達されるように構成することができる。

図４には、図３に示されるマイクロコンピュータ１００におけるタイマ１１０，１１１，１１９，１２０の同時起動についてのフローチャートが示される。

タイマ１１０，１１１，１１９，１２０の同時起動に先立って、タイマ１１０，１１１，１１９，１２０の初期設定が行われる（Ｓ２１〜Ｓ２４）。つまり、ＣＰＵコア１０２によって、タイマ１１０，１１１，１１９，１２０内の制御レジスタＣＮＴＲに所定の制御情報が書き込まれる。

次に、マスタビット選択のため、タイマ１１０，１１１，１１９，１２０におけるマスタビット選択レジスタ５０２（又は５０６）への情報設定が行われる（Ｓ２５〜Ｓ２８）。

そして、マスタビットレジスタ１１８のマスタビットが選択レベルに設定されることによって、タイマ１１０，１１１，１１９，１２０の同時起動が指示される（Ｓ１５）。これにより、上記ステップＳ２５〜Ｓ２８においてマスタビットが選択されたタイマ群を一斉に起動することができる。また、各機能モジュール内のマスタビット選択回路ＳＥＬによって、マスタビットバス１２１が参照されるので、同時起動が可能になるのは、タイマ１１０，１１１，１１９，１２０に限定されるものではない。マスタビットバス１２１に接続されている全ての機能モジュールを同時起動の対象とすることができる。

図６には、タイマ１２０内に設けられたマスタビット選択回路ＳＥＬの別の構成例が示される。

図６に示されるマスタビット選択回路ＳＥＬは、上記マスタビットレジスタからの複数の出力信号の任意ビットのオア論理を出力するためのセレクタ５０５と、上記セレクタ５０５の動作制御のための情報が設定されるマスタビット選択レジスタ５０６とを含んで成る。マスタビット選択レジスタ５０６は、８ビット構成とされ、周辺バス１１７に結合されている。マスタビット選択レジスタ５０６には、ＣＰＵコア１０２によってマスタビット選択情報が設定される。このマスタビット選択情報に従ってセレクタ５０５の選択動作が制御される。上記セレクタ５０５は、８個の２入力アンドゲート６００〜６０７と、８入力のオアゲート５１１とが結合されて成る。８個の２入力アンドゲート６００〜６０７は、上記マスタビットレジスタ１１８からマスタビットバス１２１を介して伝達された信号と、上記マスタビット選択レジスタ５０６の出力信号とのアンド論理を得る。そして、オアゲート５１１において、８個の２入力アンドゲート６００〜６０７の出力信号のオア論理が得られることでマスタビットの選択が行われる。

図５に示される構成では、各機能モジュールにおいて参照されるマスタビットがひとつである。しかし、図６に示される構成では、マスタビット選択レジスタ５０６の出力信号とのアンド論理を得るようにしているため、マスタビットレジスタ１１８にかかわらず、マスタビット選択レジスタ５０６への情報設定により、選択されるマスタビットを複数指定することができる。

尚、図５に示される場合と同様に、セレクタ５０５によって選択されたマスタビットは、フリップフロップ回路５０３，５０４によって、クロック信号ＣＬＫで再同期化してから制御レジスタＣＮＴＲに伝達されるようにしても良い。

多くの機能モジュールが設けられたマイクロコンピュータ１００において、全てのアプリケーションで必要とされる同時起動の組み合わせをマスタビットレジスタ１１８に設定するのは現実的でない。これに対して図６に示される構成では、マスタビット選択回路ＳＥＬ内のマスタビット選択レジスタ５０６の設定情報を必要に応じて変更することによって、同時起動の組み合わせを変更することができるので、全てのアプリケーションで必要とされる同時起動の組み合わせに容易に対応することができる。これについて、図７及び図８に基づいて説明する。

マイクロコンピュータ１００はプロセス＃１とプロセス＃２を有するものとする。そして図８に示されるように、プロセス＃１ではタイマ１１０，１１１と、タイマ１１０，１１９とが交互に同時起動され、プロセス＃２ではタイマ１２０とデジタル・アナログ・コンバータ（ＤＡＣ）１１４とが同時起動されるものとする。リソースに着目すると、図７（Ａ）に示されるようになる。

タイマ１１０，１１１，１１９がプロセス＃１で取得され（Ｓ３１〜３３）、マスタビットバス１２１のビット０，１がプロセス＃１で取得される（Ｓ３４，Ｓ３５）。そして、タイマ１２０及びデジタル・アナログ・コンバータ（ＤＡＣ）１１４がプロセス＃２で取得され（Ｓ３６，Ｓ３７）、マスタビットバス１２１のビット２がプロセス＃２で取得される（Ｓ３８）。

この場合の同時起動は、図７（Ｂ）に示されるように行われる。先ず、タイマ１１０，１１１，１１９，１２０、及びデジタル・アナログ・コンバータ（ＤＡＣ）１１４の初期設定が行われる（Ｓ４１〜Ｓ４５）。この初期設定において、ＣＰＵコア１０２によって、タイマ１１０，１１１，１１９，１２０、及びデジタル・アナログ・コンバータ（ＤＡＣ）１１４内の制御レジスタＣＮＴＲに所定の制御情報が書き込まれる。

次に、マスタビット選択のため、タイマ１１０，１１１，１１９，１２０、及びデジタル・アナログ・コンバータ（ＤＡＣ）１１４におけるマスタビット選択レジスタ５０６への情報設定が行われる（Ｓ４６〜Ｓ５０）。タイマ１１０内のマスタビット選択レジスタ５０６にはマスタビット０，１が選択されるようにフラグが設定され（Ｓ４６）。タイマ１１１内のマスタビット選択レジスタ５０６にはマスタビット０が選択されるようにフラグが設定される（Ｓ４７）。タイマ１１９内のマスタビット選択レジスタ５０６にはマスタビット１が選択されるようにフラグが設定される（Ｓ４８）。タイマ１２０内のマスタビット選択レジスタ５０６にはマスタビット２が選択されるようにフラグが設定される（Ｓ４９）。デジタル・アナログ・コンバータ（ＤＡＣ）１１４内のマスタビット選択レジスタ５０６にはマスタビット２が選択されるようにフラグが設定される（Ｓ５０）。これにより、選択されたマスタビットに応じて機能モジュールが同時起動される。

ここで、マスタビット選択回路ＳＥＬとして、図５に示される構成を採用した場合には、プロセス＃１において、同時起動毎に、必ずマスタビット選択レジスタ５０２への書き込み（フラグ設定）が必要となる。これに対して、マスタビット選択回路ＳＥＬとして、図６に示される構成を採用した場合には、複数のマスタビットの参照が可能となり、重複した機能モジュールで同時起動の任意グループの構成が可能になることから、同時起動毎のマスタビット選択レジスタ５０２への書き込みは必ずしも必要ではない。

次に、機能モジュールが起動したことをＣＰＵコア１０２に知らせるための起動完了通知について説明する。

図９には、起動完了通知のための起動完了フラグを形成する起動完了通知回路の構成が示される。また、図１０には、図９における主要部の動作タイミングが示される。

各機能モジュールに、図９に示されるような起動完了通知回路９００を設けることができる。この起動完了通知回路９００は、図５又は図６に示されるマスタビット選択回路ＳＥＬに対応するもので、フリップフロップ回路９０２，９０３、２入力ナンドゲート９０４とを含んで成る。フリップフロップ回路９０２のデータ入力端子（Ｄ）には、セレクタ５０１又は５０５で選択されたマスタビット（制御レジスタＣＮＴＲに設定される起動ビット）９０１が伝達される。フリップフロップ回路９０２の出力端子（Ｑ）の出力信号は、後段のフリップフロップ回路９０３のデータ入力端子（Ｄ）に伝達される。上記フリップフロップ回路９０２には周辺バス１１６又は１１７のクロック信号が供給され、上記フリップフロップ回路９０３には、上記フリップフロップ回路９０３が内蔵される機能モジュールにおけるクロック信号が供給される。図１０に示されるように、周辺バス１１６又は１１７のクロック信号や、機能モジュールにおけるクロック信号は、ＣＰＵバス１０５のクロック信号（ＣＰＵクロック信号）に比べて周波数が低い。フリップフロップ回路９０２では、セレクタ５０１で選択されたマスタビット９０１が周辺バス１１６又は１１７のクロック信号で同期化され、フリップフロップ回路９０３では、フリップフロップ回路９０２の出力信号が機能モジュールのクロック信号で同期化される。上記フリップフロップ回路９０３の出力端子（Ｑ）の出力信号と、上記フリップフロップ回路９０２の出力端子（Ｑ）の出力信号とのアンド論理の反転出力がナンドゲート９０４で得られる。このナンドゲート９０４の出力が起動完了フラグとされる。この起動完了フラグは、ローアクティブの信号とされ、各機能モジュールにおける制御レジスタＣＮＴＲの所定ビットに設定される。ＣＰＵコア１０２は、周辺バス１１６又は１１７を介して、同時起動にかかる機能モジュールからの起動完了フラグをモニタすることによって、複数の機能モジュールの同時起動が完了したか否かを判別することができる。

実施の形態２によれば、以下の作用効果を得ることができる。

（１）マイクロコンピュータ１００は、Ｉ２Ｃ１０８，１０９、タイマ１１０，１１１，１１９，１２０、シリアル通信インタフェース１１２、アナログ・デジタル・コンバータ１１３、デジタル・アナログ・コンバータ１１４，１１５内に、マスタビットの選択を可能とするマスタビット選択回路ＳＥＬが設けられている。このような各機能モジュール（１０８〜１１５，１１９，１２０）においては、マスタビット選択回路ＳＥＬが設けられることにより、マスタビットレジスタ１１８の出力信号を選択的に取り込むことができ、それに基づいて、各機能モジュール（１０８〜１１５，１１９，１２０）毎の起動ビットを設定することができる。

（２）上記マスタビット選択回路ＳＥＬは、図５に示されるように、上記マスタビットレジスタからの複数の出力信号のうちのひとつを上記起動ビット設定用に選択するためのセレクタ５０１と、上記セレクタ５０１の選択動作を決定するためのマスタビット選択レジスタ５０２とを含んで容易に構成することができる。マスタビット選択レジスタ５０２には、ＣＰＵコア１０２によってマスタビット選択情報が設定される。このマスタビット選択情報に従ってセレクタ５０１の選択動作が制御されることにより、マスタビットバス１２１のうちの任意の１ビットが容易に選択される。

（３）上記マスタビット選択回路ＳＥＬは、図６に示されるように、上記マスタビットレジスタからの複数の出力信号の任意ビットのオア論理を出力するためのセレクタ５０５と、上記セレクタ５０５の動作制御のための情報が設定されるマスタビット選択レジスタ５０６とを含んで構成することができる。上記セレクタ５０５は、２入力アンドゲート６００〜６０７と、オアゲート５１１とが結合されて成る。２入力アンドゲート６００〜６０７は、上記マスタビットレジスタ１１８からマスタビットバス１２１を介して伝達された信号と、上記マスタビット選択レジスタ５０６の出力信号とのアンド論理を得る。そして、オアゲート５１１において、２入力アンドゲート６００〜６０７の出力信号のオア論理が得られることでマスタビットの選択が行われる。かかる構成によれば、マスタビットバス１２１を介して伝達された信号と、マスタビット選択レジスタ５０６の出力信号とのアンド論理を得るようにしているため、マスタビットレジスタ１１８にかかわらず、マスタビット選択レジスタ５０６への情報設定により、選択されるマスタビットを複数指定することができる。

（４）上記マスタビット選択レジスタ５０２，５０６は、上記ＣＰＵコア１０２によって管理されるアドレス空間に配置することができ、そのようにすることで、上記マスタビット選択レジスタ５０２，５０６の書き換えを上記ＣＰＵコア１０２によって容易に行うことができる。

（５）上記マスタビット選択回路ＳＥＬには、上記機能モジュールの起動完了を示す起動完了フラグを形成するための起動完了通知回路９００を設けることができる。この起動完了通知回路９００は、図５又は図６に示されるマスタビット選択回路ＳＥＬに対応するもので、フリップフロップ回路９０２，９０３、２入力ナンドゲート９０４とを含んで成る。フリップフロップ回路９０２では、セレクタ５０１で選択されたマスタビット９０１が周辺バス１１６又は１１７のクロック信号で同期化され、フリップフロップ回路９０３では、フリップフロップ回路９０２の出力信号が機能モジュールのクロック信号で同期化される。上記フリップフロップ回路９０３の出力端子（Ｑ）の出力信号と、上記フリップフロップ回路９０２の出力端子（Ｑ）の出力信号とのアンド論理がナンドゲート９０４で得られる。このナンドゲート９０４の出力が起動完了フラグとされる。この起動完了フラグは、ハイアクティブの信号とされ、各機能モジュールにおける制御レジスタＣＮＴＲの所定ビットに設定される。ＣＰＵコア１０２は、周辺バス１１６又は１１７を介して、同時起動にかかる機能モジュールからの起動完了フラグをモニタすることによって、複数の機能モジュールの同時起動が完了したか否かを容易に判別することができる。

＜実施の形態３＞
図１１には、本発明にかかるデータ処理装置の一例とされるマイクロコンピュータの別の構成例が示される。図１１に示されるマイクロコンピュータ１００が、図３に示されるのと大きく相違するのは、同時起動にかかる機能モジュールからの起動完了フラグを纏めて保持するための起動完了レジスタ１２３が設けられている点である。この起動完了レジスタ１２３は、８ビット構成とされ、周辺バス１１７に結合される。また起動完了レジスタ１２３は、起動完了バス１２２を介して各機能モジュール（１０８〜１１５，１１９，１２０）に結合される。各起動完了バス１２２では、各機能モジュールから出力された複数の起動完了フラグのワイヤードアンド論理が得られるようになっている。そしてこの各機能モジュールから出力された複数の起動完了フラグのワイヤードアンド論理の結果が起動完了レジスタ１２３に保持されるようになっている。ＣＰＵコア１０２は、起動完了レジスタ１２３の保持情報をモニタすることによって、複数の機能モジュールの同時起動が完了したか否かを判別することができる。このような判別を円滑に行うため、各機能モジュール（１０８〜１１５，１１９，１２０）内には、図１２又は図１３に示されるような起動完了フラグ出力回路ＳＦＣを設けることができる。

図１２に示される起動完了フラグ出力回路ＳＦＣは、図５に示されるマスタビット選択回路ＳＥＬに対応している。この起動完了フラグ出力回路ＳＦＣは、各機能モジュール内の起動完了フラグ（図９及び図１０参照）を振り分けるためのマルチプレクサ１２４と、このマルチプレクサ１２４によって振り分けられた起動完了フラグが伝達されるｎチャネル型ＭＯＳトランジスタ１２５〜１３２とを含む。ｎチャネル型ＭＯＳトランジスタ１２５〜１３２のソース電極は低電位側電源Ｖｓｓに結合される。ｎチャネル型ＭＯＳトランジスタ１２５〜１３２のドレイン電極は、起動完了バス１２２の対応ビットに結合される。起動完了バス１２２の各ビットは、それぞれ抵抗Ｒを介して高電位側電源Ｖｄｄにプルアップされている。

マルチプレクサ１２４は、当該マルチプレクサ１２４が内蔵される機能モジュール内のマスタビット選択レジスタ５０２の３ビット出力によって動作制御される。このようにすることで、各機能モジュール内のマスタビット（起動ビット）と、起動完了フラグ出力回路ＳＦＣの出力との対応をとることができる。起動完了フラグがローレベルにアサートされ（図１０参照）、それが、マルチプレクサ１２４を介してｎチャネル型ＭＯＳトランジスタ１２５〜１３２のいずれかに伝達されると、当該ＭＯＳトランジスタがオフされる。それにより、起動完了バス１２２における対応ビットは、当該ＭＯＳトランジスタにより低電位側電源Ｖｓｓ側に引き抜かれていた電位が抵抗Ｒにより高電位側電源Ｖｄｄにプルアップされるため、それまでのローレベルからハイレベルに遷移される。

各機能モジュール（１０８〜１１５，１１９，１２０）における起動完了フラグ出力回路ＳＦＣが、上記のように動作することにより、各機能モジュールにおける起動完了フラグ出力回路ＳＦＣからの出力信号のワイヤードアンド論理を得ることができる。これにより、同時起動にかかる全ての機能モジュール内の起動完了フラグ出力回路ＳＦＣからの出力信号がハイレベルの場合にのみ、起動完了レジスタ１２３における対応ビットがハイレベルに保持される。起動完了レジスタ１２３における対応ビットがハイレベルの場合、ＣＰＵコア１０２は、同時起動にかかる複数の機能モジュールの同時起動が完了したと判断する。

図１３に示される起動完了フラグ出力回路ＳＦＣは、図６に示されるマスタビット選択回路ＳＥＬに対応している。図１３に示される起動完了フラグ出力回路ＳＦＣが、図１２に示されるのと大きく相違するのは、マルチプレクサ１２４に代えて、８個の２入力アンドゲート１４０〜１４７が設けられている点である。この８個の２入力アンドゲート１４０〜１４７は、図６における８個の２入力アンドゲート６００〜６０７に対応するもので、この８個の２入力アンドゲート６００〜６０７と同様に、マスタビット選択レジスタ５０６の出力信号が伝達される。８個の２入力アンドゲート１４０〜１４７により、起動完了フラグとマスタビット選択レジスタ５０６の出力信号とのアンド論理が得られ、そのようなアンドゲートの出力信号が、対応するｎチャネル型ＭＯＳトランジスタ１２５〜１３２に伝達されるようになっている。

実施の形態３によれば、以下の作用効果を得ることができる。

起動完了フラグ出力回路ＳＦＣは、図１２や図１３に示されるように簡単に構成することができる。各機能モジュール（１０８〜１１５，１１９，１２０）における起動完了フラグ出力回路ＳＦＣの動作により、各機能モジュールにおける起動完了フラグ出力回路ＳＦＣからの出力信号のワイヤードアンド論理を得ることができる。これにより、同時起動にかかる全ての機能モジュール内の起動完了フラグ出力回路ＳＦＣからの出力信号がハイレベルの場合にのみ、起動完了レジスタ１２３における対応ビットがハイレベルに保持される。起動完了レジスタ１２３における対応ビットがハイレベルの場合、ＣＰＵコア１０２は、同時起動にかかる複数の機能モジュールの同時起動が完了したと判断する。このように、同時起動にかかる機能モジュールからの起動完了フラグを纏めてモニタすることができるので、上記ＣＰＵにおいては、複数の機能モジュールの同時起動が完了したか否かの判別を容易に行うことができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

９９ 専用線
１００ マイクロコンピュータ
１０１ 割り込み制御回路
１０２ ＣＰＵコア
１０３ 内蔵ＲＡＭ
１０４ 内蔵ＲＯＭ
１０５ ＣＰＵバス
１０６，１０７ バスブリッジ
１０８，１０９ Ｉ２Ｃ（Inter-Integrated Circuit Bus IF：相互統合回路バスインタフェース）
１１０，１１１，１１９，１２０ タイマ
１１２ シリアル通信インタフェース
１１３ アナログ・デジタル・コンバータ
１１４，１１５ デジタル・アナログ・コンバータ
１１６，１１７ 周辺バス
１１８ マスタビットレジスタ
１２２ 起動完了バス
１２３ 起動完了レジスタ
１２４ セレクタ
１２５〜１３２ ｎチャンネル型ＭＯＳトランジスタ
１４０〜１４７ アンドゲート
５０１，５０５ セレクタ
５０２，５０６ マスタビット選択レジスタ
５１１ オアゲート
６００〜６０７ アンドゲート
９００ 起動完了通知回路
９０２，９０３ フリップフロップ回路
９０４ ナンドゲート
ＳＥＬ マスタビット選択回路
ＣＮＴＲ 制御レジスタ
ＳＦＣ 起動完了フラグ出力回路

Claims (6)

1. ＣＰＵと、
   上記ＣＰＵに接続されたＣＰＵバスと、
   上記ＣＰＵバスを介して上記ＣＰＵに結合され、それぞれ起動ビットが設定されることで起動可能な複数の機能モジュールと、
   上記複数の機能モジュールにおける個々の機能モジュール毎の起動ビットを操作可能なマスタビットを保持可能なマスタビットレジスタと、を含み、
   上記マスタビットレジスタにおけるマスタビットは、上記ＣＰＵによって設定可能とされ、
   上記機能モジュールは、上記マスタビットレジスタの出力信号を選択的に取り込み、上記起動ビットを操作するためのマスタビット選択回路を含んで成ることを特徴とするデータ処理装置。
2. 上記マスタビット選択回路は、上記マスタビットレジスタからの複数の出力信号のうちのひとつを上記起動ビット設定用に選択するためのセレクタと、
   上記セレクタの選択動作を決定するためのマスタビット選択レジスタと、を含んで成る請求項１記載のデータ処理装置。
3. 上記マスタビット選択回路は、上記マスタビットレジスタからの複数の出力信号のうちの任意信号のオア論理を出力するためのセレクタと、
   上記マスタビットレジスタからの複数の出力信号のうちの任意信号を決定するためのマスタビット選択レジスタと、を含んで成る請求項１記載のデータ処理装置。
4. 上記マスタビット選択レジスタは、上記ＣＰＵによって設定可能にされて成る請求項２又は３記載のデータ処理装置。
5. 上記マスタビット選択回路は、上記機能モジュールの起動完了を示す起動完了フラグを形成するための起動完了通知回路を含む請求項１記載のデータ処理装置。
6. 上記起動完了通知回路によって形成された起動完了フラグを出力するための起動完了フラグ出力回路と、
   上記複数の機能モジュールにおける上記起動完了フラグ出力回路からの出力信号のワイヤードアンド論理を取得可能な起動完了バスと、
   上記起動完了バスに結合され、起動完了ビットが設定される起動完了レジスタと、を含み、
   上記起動完了レジスタは、上記ＣＰＵによって管理されるアドレス空間に配置されて成る請求項５記載のデータ処理装置。

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