JP2012181573A - マイクロコンピュータ - Google Patents
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Abstract
【解決手段】CPU2と通信モジュール3との間に、CPU2が直接アクセスを行う読み出しバッファ9,及び書き込みバッファ8と、通信要求を周期的に出力することで通信モジュールが他のノードより受信したデータを読み出しバッファに転送する読み出し制御部11と、書き込みバッファ8に書き込まれているデータを送信データとして通信モジュール3に転送する書き込み制御部8aとを備える。また、CPU2が通信モジュール3との間で直接データの読み書きを行うように制御するバイパスアクセス制御部7と、読み出し,書き込み,バイパスアクセスの各制御部6,7,8aによる通信モジュール3へのアクセス順序を制御するアクセス順序制御部10とを備える。
【選択図】図1
Description
以下、第1実施例について図1ないし図4を参照して説明する。図1は、マイクロコンピュータの構成を示す機能ブロック図である。マイクロコンピュータ1は、CPU(ホスト)2を備え、通信モジュール3を介して通信バス4(通信ネットワーク)に接続されている。CPU2と通信モジュール4との間には、ホストインターフェイス5,バッファアクセス制御部6,バイパスアクセス制御部7,書き込みバッファ8,読み出しバッファ9,アクセス順序制御部10等が配置されている。
ホストインターフェイス5は、CPU2が出力するアドレスが、書き込みバッファ8又は読み出しバッファ9へのアクセスを示すか、通信モジュール3への直接アクセス(バイパスアクセス)を示すかに応じて、バッファアクセス制御部6,バイパスアクセス制御部7の何れか一方にアクセス経路を切り替える。
尚、CPU2によって実行される制御プログラムが記憶されているメモリや、制御プログラムの実行中にワークエリア等として使用するメモリは、図示はしないがCPUバス20に直接接続されている。
また、アクセス順序制御部10は、読み出し制御部11による読み出しバッファ9へのデータ転送中に、CPU2によるバイパスアクセス要求が発生すると、データ転送を中断して、CPU2による通信モジュール3へのアクセスを優先して実行させる。したがって、読み出しバッファ9へのデータ転送が継続している期間中に、CPU2による通信モジュール3へのアクセスを妨げることなく実行させることができる。
図5ないし図8は第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図5は図1の一部相当図であり、第2実施例では、読み出し制御部21の構成が相違している。読み出し制御部21には、ポーリング時間設定部16及び更新タイマ17が2組(A,B)配置されている。そして、更新タイマ17A,17Bには、ポーリング時間設定部16A,16Bによってそれぞれ異なるタイマ値が設定される。更新制御ロジック22は、更新タイマ17A,17Bからのトリガ信号がそれぞれ与えられ、何れが出力したトリガであるかに応じて、出力するアドレスRead Buffer Addrを変化させる。
図9及び図10は第3実施例であり、第1実施例と異なる部分について説明する。図9は、アクセス順序制御部31を中心とする構成であり、アクセス順序制御部31の機能の一部を論理回路で示している。アクセス順序制御部31は、2つのANDゲート32,33と、2つのマルチプレクサ34,35とを備えている。ANDゲート32,33の一方の入力端子には、それぞれバイパスリクエスト信号,書き込みバッファリクエスト信号が与えられている。これらのリクエスト信号は、アドレスBypass Request Addr,Write Buffer Addrに対応しており、アドレスの特定のビットで両者を切り分けることができる場合は、それぞれ特定のビットを対応させれば良い。また、それぞれのアドレスをデコードしてリクエスト信号を生成しても良い。
図11は、第4実施例を示す図1の一部相当図である。尚、第1実施例と機能が同一の部分については図示を省略している。第4実施例では、読み出しバッファ9に替わる読み出しバッファ41が配置され、その読み出しバッファ41は、読み出し制御部(データ更新手段)42によって制御される。読み出し制御部42は、タグメモリ43を備えている。読み出しバッファ41に対しては、書き込みバッファ8がアクセス順序制御部10に出力する書き込みデータWrite Buffer Dataと、アクセス順序制御部10を介してバイパスアクセス制御部7に出力されるデータBypass Read Data,また、バイパスアクセス制御部7からアクセス順序制御部10に出力されるデータBypass Write Dataが、更新用のデータUpdate Dataとして入力されている。
また、CPU2がバイパスアクセス制御部7を介して、バイパス経路によりアクセスを行う場合も同様に、アドレスBypass Request Addrにより読み出しバッファ41にはベースアドレスUpdate Addrが与えられ、データBypass Read Data,またはデータBypass Write Dataが更新用のデータUpdate Dataとして入力されて、対応するエントリが更新される。
図12は第5実施例である。第5実施例では、通信バス4が2つに分かれており(A,B)、通信バス4Aには周辺回路12が接続され、通信バス4Bには周辺回路13が接続されている。そして、マイクロコンピュータ51は、通信バス4A,4Bに対応して、2つの通信モジュール3A,3Bと、2つのアクセス順序制御部10A,10Bを備えている。アクセス順序制御部10A,10Bは、通信IDデコーダ(通信用デコーダ)52と共に通信選択部53の一部を構成している。
以上のように第5実施例によれば、通信モジュール3及びアクセス順序制御部10を複数設け、通信IDデコーダ52が、CPU2又は読み出し制御部11により指定される通信先に応じて、複数の通信モジュール3及び前記アクセス順序制御部10の内何れを使用するかを決定するので、通信をより多様な形態で行うことができる。
図13は第6実施例であり、第1実施例と異なる部分のみ説明する。第6実施例のマイクロコンピュータ61では、CPUバス20に、複数のCPU2A,2B,…と、複数のDMAコントローラ(ホスト)62A,62B,…とが接続されており、マルチホスト構成となっている。そして、CPUバス20の使用権はバス調停部63において行われ、上記使用権を得たものがホストインターフェイス5を介して書き込みバッファ8,読み出しバッファ9にアクセス可能となっている。以上のように構成される第6実施例によれば、ホストが複数存在する場合についても本発明を適用できる。
読み出しバッファ9に対するデータ転送中に発生した書き込みバッファ8への書き込みや、バイパス経路へのアクセスを優先して実行する処理については、必要に応じて行えば良い。
読み出し制御部36が読み出しバッファ9にデータ転送を行う期間が十分確保されている場合には、第3実施例の構成は不要である。
ホストは、CPU2やDMAコントローラ62に限らず、例えばDSP等であっても良い。
Claims (8)
- 通信モジュールを備え、通信ネットワークに接続されている他の通信ノードと通信を行うマイクロコンピュータにおいて、
少なくともCPUを含むホストと、前記通信モジュールとの間に配置され、前記ホストがデータの読み出しを行う読み出しバッファ,及び前記ホストがデータの書き込みを行う書き込みバッファと、
前記通信モジュールに対して、データ読み出し先のノードに対する通信要求を周期的に出力することで、前記通信モジュールが他のノードより受信したデータを前記読み出しバッファに転送する読み出し制御部と、
前記書き込みバッファに書き込まれているデータを、送信データとして前記通信モジュールに転送する書き込み制御部と、
前記ホストが、前記読み出しバッファ,及び前記書き込みバッファを経由することなく、前記通信モジュールとの間で直接データの読み書きを行うように制御するバイパスアクセス制御部と、
前記読み出し制御部,前記書き込み制御部,前記バイパスアクセス制御部のそれぞれによる前記通信モジュールへのアクセス順序を制御するアクセス順序制御部とを備えてなるマイクロコンピュータ。 - 前記アクセス順序制御部は、前記読み出し制御部による前記読み出しバッファへのデータ転送中に、前記ホストによる前記書き込みバッファへの書き込み要求が発生すると、前記データ転送を中断して、前記ホストによる前記書き込みバッファへの書き込みを優先して実行させることを特徴とする請求項1記載のマイクロコンピュータ。
- 前記アクセス順序制御部は、前記読み出し制御部による前記読み出しバッファへのデータ転送中に、前記ホストによる前記バイパスアクセス制御部を介して行う前記通信モジュールへのアクセス要求が発生すると、前記データ転送を中断して、前記ホストによる前記通信モジュールへのアクセスを優先して実行させることを特徴とする請求項1又は2記載のマイクロコンピュータ。
- 前記読み出し制御部は、前記通信モジュールが受信したデータを前記読み出しバッファに転送する際に、前記周期の残時間が前記データの転送を当該周期内に完了させる限界時間に到達すると、自身が前記通信モジュールに優先的にアクセスするための優先信号を出力し、
前記アクセス順序制御部は、前記優先信号が与えられると、前記書き込み制御部,並びに前記バイパスアクセス制御部による前記通信モジュールへのデータ転送要求に優先して、前記読み出し制御部による前記通信モジュールへのアクセスを許可することを特徴とする請求項2又は3記載のマイクロコンピュータ。 - 前記書き込み制御部が、前記書き込みバッファに書き込まれたデータを前記通信モジュールに転送する際に、前記読み出しバッファのデータを更新するデータ更新手段を備えたことを特徴とする請求項1ないし4の何れかに記載のマイクロコンピュータ。
- 前記ホストが、前記バイパス経路を介して前記通信モジュールとの間でデータの読み書きを行う際に、前記読み出しバッファのデータを更新するデータ更新手段を備えたことを特徴とする請求項1ないし5の何れかに記載のマイクロコンピュータ。
- 前記読み出し制御部は、前記通信要求を独立した複数の周期で発生させるように構成され、
前記アクセス順序制御部は、前記読み出し制御部による何れか1の通信要求に応じて前記読み出しバッファに対するデータ転送が実行されている期間に、その他の周期に従う通信要求が発生すると、実行中のデータ転送が完了した後に前記他の通信要求を受け付けることを特徴とする請求項1ないし6の何れかに記載のマイクロコンピュータ。 - 前記通信ネットワークに接続されている他の通信ノードが複数存在する際に、前記通信モジュール及び前記アクセス順序制御部を複数設け、
前記ホスト又は前記読み出し制御部により指定される通信先に応じて、前記複数の通信モジュール及び前記アクセス順序制御部の内何れを使用するかを決定する通信用デコーダを設けたことを特徴とする請求項1ないし7の何れかに記載のマイクロコンピュータ。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016088255A1 (ja) * | 2014-12-05 | 2016-06-09 | 三菱電機株式会社 | 書込み許可回路、アクセス切替回路およびアナログディジタル変換ユニット |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8972628B2 (en) * | 2013-01-11 | 2015-03-03 | Hewlett-Packard Development Company, L.P. | Expandable wireless storage device for streaming a multi-media file |
JP2017162399A (ja) * | 2016-03-11 | 2017-09-14 | 東芝メモリ株式会社 | 記憶装置 |
JP7198716B2 (ja) | 2019-04-24 | 2023-01-04 | 三菱マヒンドラ農機株式会社 | 汎用コンバイン |
CN112148644B (zh) * | 2019-06-27 | 2024-05-07 | 伊姆西Ip控股有限责任公司 | 处理输入/输出请求的方法、装置和计算机程序产品 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63141117A (ja) * | 1986-12-04 | 1988-06-13 | Oki Electric Ind Co Ltd | カレンダタイマインタフエ−ス方式 |
JPH06224913A (ja) * | 1992-05-14 | 1994-08-12 | Digital:Kk | データ伝送用アダプタおよびデータ伝送システム |
JPH0736372A (ja) * | 1993-07-15 | 1995-02-07 | Matsushita Electric Works Ltd | プログラマブルコントローラ用の操作表示装置 |
JPH09200215A (ja) * | 1996-01-16 | 1997-07-31 | Fujitsu Ltd | 非同期型データ転送方式 |
JP2003345520A (ja) * | 2002-05-24 | 2003-12-05 | Hitachi Ltd | ディスクアレイ・システム及びディスクアレイ・システムにおけるキャッシュ制御方法 |
JP2004054527A (ja) * | 2002-07-18 | 2004-02-19 | Fujitsu Ltd | データ転送制御装置およびデータ転送制御方法 |
JP2008253110A (ja) * | 2007-03-30 | 2008-10-16 | Brother Ind Ltd | 設定方法及びモータ制御装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4882702A (en) * | 1986-03-31 | 1989-11-21 | Allen-Bradley Company, Inc. | Programmable controller with I/O expansion module located in one of I/O module positions for communication with outside I/O modules |
US5305446A (en) * | 1990-09-28 | 1994-04-19 | Texas Instruments Incorporated | Processing devices with improved addressing capabilities, systems and methods |
JP2000014144A (ja) | 1998-06-24 | 2000-01-14 | Tdk Corp | スイッチング電源装置 |
US6167489A (en) * | 1998-12-22 | 2000-12-26 | Unisys Corporation | System and method for bypassing supervisory memory intervention for data transfers between devices having local memories |
JP2001236304A (ja) | 2000-02-21 | 2001-08-31 | Mitsubishi Electric Corp | マイクロコンピュータ |
DE102006055514A1 (de) * | 2006-05-24 | 2007-11-29 | Robert Bosch Gmbh | Gateway zum Datentransfer zwischen seriellen Bussen |
US8086793B2 (en) * | 2007-02-16 | 2011-12-27 | Mediatek Inc. | Optical disc recorder and buffer management method thereof |
US8026678B2 (en) | 2007-03-30 | 2011-09-27 | Brother Kogyo Kabushiki Kaisha | Motor control device |
JP2009289232A (ja) | 2008-06-02 | 2009-12-10 | Renesas Technology Corp | 半導体集積回路 |
JP2010282405A (ja) * | 2009-06-04 | 2010-12-16 | Renesas Electronics Corp | データ処理システム |
-
2011
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2012
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63141117A (ja) * | 1986-12-04 | 1988-06-13 | Oki Electric Ind Co Ltd | カレンダタイマインタフエ−ス方式 |
JPH06224913A (ja) * | 1992-05-14 | 1994-08-12 | Digital:Kk | データ伝送用アダプタおよびデータ伝送システム |
JPH0736372A (ja) * | 1993-07-15 | 1995-02-07 | Matsushita Electric Works Ltd | プログラマブルコントローラ用の操作表示装置 |
JPH09200215A (ja) * | 1996-01-16 | 1997-07-31 | Fujitsu Ltd | 非同期型データ転送方式 |
JP2003345520A (ja) * | 2002-05-24 | 2003-12-05 | Hitachi Ltd | ディスクアレイ・システム及びディスクアレイ・システムにおけるキャッシュ制御方法 |
JP2004054527A (ja) * | 2002-07-18 | 2004-02-19 | Fujitsu Ltd | データ転送制御装置およびデータ転送制御方法 |
JP2008253110A (ja) * | 2007-03-30 | 2008-10-16 | Brother Ind Ltd | 設定方法及びモータ制御装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016088255A1 (ja) * | 2014-12-05 | 2016-06-09 | 三菱電機株式会社 | 書込み許可回路、アクセス切替回路およびアナログディジタル変換ユニット |
JP6049959B2 (ja) * | 2014-12-05 | 2016-12-21 | 三菱電機株式会社 | 書込み許可回路、アクセス切替回路およびアナログディジタル変換ユニット |
KR101874762B1 (ko) | 2014-12-05 | 2018-07-04 | 미쓰비시덴키 가부시키가이샤 | 기입 허가 회로, 액세스 전환 회로 및 아날로그 디지털 변환 유닛 |
US10235308B2 (en) | 2014-12-05 | 2019-03-19 | Mistubishi Electric Corporation | Write enable circuit, access switching circuit and analog-to-digital converter unit |
Also Published As
Publication number | Publication date |
---|---|
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DE102012202174A1 (de) | 2012-08-30 |
US9015272B2 (en) | 2015-04-21 |
US20120221679A1 (en) | 2012-08-30 |
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