JPS6153831A - アナログ入力回路 - Google Patents
アナログ入力回路Info
- Publication number
- JPS6153831A JPS6153831A JP17523884A JP17523884A JPS6153831A JP S6153831 A JPS6153831 A JP S6153831A JP 17523884 A JP17523884 A JP 17523884A JP 17523884 A JP17523884 A JP 17523884A JP S6153831 A JPS6153831 A JP S6153831A
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- Japan
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- amplifier
- input
- output
- switch
- clock
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明に、マイコンあるいは、ディジタル制御装置等
に適用さｎるアナログ入力回路に関するものである。
に適用さｎるアナログ入力回路に関するものである。
従来のこの種アナログ入力回路として第１図に示すもの
があった。図において、１に逐次比較型のＡ／Ｄコンバ
ータ、２はアドレスデコーダ、３に１２ビツトパラレル
データの上位８ビツトを読み込むためのＨバイトセレク
ト信号発生用ゲート、４に下位４ビツトを読み込むため
のＬバイトセレクト信号発生用ゲート、５Ｕ３ステート
の出カバソファである。
があった。図において、１に逐次比較型のＡ／Ｄコンバ
ータ、２はアドレスデコーダ、３に１２ビツトパラレル
データの上位８ビツトを読み込むためのＨバイトセレク
ト信号発生用ゲート、４に下位４ビツトを読み込むため
のＬバイトセレクト信号発生用ゲート、５Ｕ３ステート
の出カバソファである。
仄に第１図の動作について説明する。一般に逐次比較型
のＡ／Ｄコンバータでに、スタートアドレスとＷＲ他信
号で作らｎたスタート信号を入力して Ａ７ 変換を開
始している。Ａ／Ｄコンバーターでは、ステータスフラ
グがセットさｆ′Ｌ、Ａ−Ｄ（アナログ・ディジタル）
変換が行わｎる。ナしてＬＳＢ（最下位ビット）からＭ
ＳＢ（最上位ビット）まで１２ピツ゛トが決足後ステー
タス・フラグがリセットさｎ１変換終了及び並列データ
出力の読み出しが可能になったことを示す。プロセッサ
は、まずステータス・ビットを読み込みＡ／Ｄ変換終了
を確認した後、ＨおよびＬバイトデータを読み込みポー
リング方式のコントロールをする。データの読み込みが
終了し新たな変換に移る場合には、スタート・アドレス
とＷＲ傷信号から作らｎたスタート信号を入力して変換
を再開する。
のＡ／Ｄコンバータでに、スタートアドレスとＷＲ他信
号で作らｎたスタート信号を入力して Ａ７ 変換を開
始している。Ａ／Ｄコンバーターでは、ステータスフラ
グがセットさｆ′Ｌ、Ａ−Ｄ（アナログ・ディジタル）
変換が行わｎる。ナしてＬＳＢ（最下位ビット）からＭ
ＳＢ（最上位ビット）まで１２ピツ゛トが決足後ステー
タス・フラグがリセットさｎ１変換終了及び並列データ
出力の読み出しが可能になったことを示す。プロセッサ
は、まずステータス・ビットを読み込みＡ／Ｄ変換終了
を確認した後、ＨおよびＬバイトデータを読み込みポー
リング方式のコントロールをする。データの読み込みが
終了し新たな変換に移る場合には、スタート・アドレス
とＷＲ傷信号から作らｎたスタート信号を入力して変換
を再開する。
従来のアナログ入力回路に、以上のように構成さｎてい
るので、ホストのＣＰＵがデータ処理するための特別の
ソフトウェアが必要となり、また、Ａ−Ｄ変換が終了す
るまで、ホストＣＰ’［］に、待機させら扛るため、処
理速度が制限されるなどの欠点があった。
るので、ホストのＣＰＵがデータ処理するための特別の
ソフトウェアが必要となり、また、Ａ−Ｄ変換が終了す
るまで、ホストＣＰ’［］に、待機させら扛るため、処
理速度が制限されるなどの欠点があった。
この発明に、上記のような従来のものの欠点を除去する
ためになさｆ′したもので、Ａ−Ｄ変換部に２重積分型
のＡ−Ｄ変換方式を採用し、−短周期毎に、２ポートメ
モリの内容を更新するようにし、ホス）ＣＰＵｆｌ、通
常のメモリアクセスと同様に任意のタイミングで、パラ
レルデータな読み込むことができるようにしたアナログ
入力回路を提供することを目的としている。
ためになさｆ′したもので、Ａ−Ｄ変換部に２重積分型
のＡ−Ｄ変換方式を採用し、−短周期毎に、２ポートメ
モリの内容を更新するようにし、ホス）ＣＰＵｆｌ、通
常のメモリアクセスと同様に任意のタイミングで、パラ
レルデータな読み込むことができるようにしたアナログ
入力回路を提供することを目的としている。
以下、この発明の一実施例を図について説明する。第２
図において、６はアナログ入力アンプ、Ｔに積分アンプ
、８は基準電圧、９にこの基準電圧大刀と、測定信号入
力とを切換えるための制御回路、１０１：［ゼロクロス
コンパレータ、１１はクロック発生回路、１２は２進カ
ウンタ、１３Ｕ２ポートメモリである。
図において、６はアナログ入力アンプ、Ｔに積分アンプ
、８は基準電圧、９にこの基準電圧大刀と、測定信号入
力とを切換えるための制御回路、１０１：［ゼロクロス
コンパレータ、１１はクロック発生回路、１２は２進カ
ウンタ、１３Ｕ２ポートメモリである。
第３図に、前記積分アンプ７の動作特性を示す出力波形
である。
である。
仄に第２図の動作について説明する。まず、Ａ−り変換
部に二重積分方式を採っており一回のＡ−Ｄ変換は、第
３図に示すように測定入力積分サイクルと基準入力積分
サイクルの２つの動作をもって構成さｆる。
部に二重積分方式を採っており一回のＡ−Ｄ変換は、第
３図に示すように測定入力積分サイクルと基準入力積分
サイクルの２つの動作をもって構成さｆる。
最初に測定入力積分サイクルの動作について説明する。
測定入力Ｅ ｘ ｔｔｌ 、図示の如くアナログ信号と
して入力さｎ高入力インピーダンスの電圧フォロア形の
アナログ入力アンプ６（ゲインに１）と抵抗Ｒ３、スイ
ッチ５１１−０２を介して積分アンプ７に入力さｎる。
して入力さｎ高入力インピーダンスの電圧フォロア形の
アナログ入力アンプ６（ゲインに１）と抵抗Ｒ３、スイ
ッチ５１１−０２を介して積分アンプ７に入力さｎる。
アナログ入力である測定入力Ｅ ｘ ｕ 、正であるた
め積分アンプＴの出力は、角の方向に変化する。
め積分アンプＴの出力は、角の方向に変化する。
測定入力積分サイクルＴ終了時の積分アンプＴの出力ｖ
２に、ｆｉ１式で示さｎる。
２に、ｆｉ１式で示さｎる。
仄に、基準入力積分サイクルの動作について説明する。
基準入力積分サイクルの開始と同時に、第２スイッチＳ
、−Ｏ２が閉じ、基準電圧−Ｅｓが第１スイッチ５ｌ−
Ｏｌ、抵抗Ｒ２、第２スイッチＳ、−Ｏ２を介して積分
アンプ７に与えらｎる。基準電圧−Ｅｓ［負であるから
積分アンプ７の出力に、初期値ｖ２から正方向に変化す
る。
、−Ｏ２が閉じ、基準電圧−Ｅｓが第１スイッチ５ｌ−
Ｏｌ、抵抗Ｒ２、第２スイッチＳ、−Ｏ２を介して積分
アンプ７に与えらｎる。基準電圧−Ｅｓ［負であるから
積分アンプ７の出力に、初期値ｖ２から正方向に変化す
る。
積分アンプＴの出力は、零クロスコンパレータ１０で監
視さｎ１該積分アンプ７の出力が零に達すると、第１ス
イッチ５１−０、が開となり、積分アンプ７は、ホール
ド状態となる。
視さｎ１該積分アンプ７の出力が零に達すると、第１ス
イッチ５１−０、が開となり、積分アンプ７は、ホール
ド状態となる。
積分アンプ７の出力が、零に達するまでの時間をｔとす
ると、（２）式が成立する。
ると、（２）式が成立する。
こｎにより、測定入力ＥＸば、（３１式で示さｎる。
ここで、Ｋ□、Ｒ１、Ｒ２、Ｔ、Ｅａに、設計常数であ
るから前記の時間ｔから測定入力Ｅｘを知ることができ
る。時間ｔの測定にに、２進カウンタ１２を用いる。第
３図に示したように積分アンプの出力が零にもどるまで
の時間を計測する。
るから前記の時間ｔから測定入力Ｅｘを知ることができ
る。時間ｔの測定にに、２進カウンタ１２を用いる。第
３図に示したように積分アンプの出力が零にもどるまで
の時間を計測する。
すなわち２進カウンタ１２のクロック入力をｔ時間カウ
ントし、カウント値を測定入力Ｅｘのディジタル変換値
として、２ポートメモリ１３に書き込む。
ントし、カウント値を測定入力Ｅｘのディジタル変換値
として、２ポートメモリ１３に書き込む。
したがって、ホストのＣＰＬＩＨ通常のメモリアクセス
と同様の方法で、２ポートメモリ１３を任意のタイミン
グでアクセスすｎばよい。２ポートメモリ１３にげ、同
時にデータの書き込み、読み出しが可能なレジスタファ
イル機能をもった牛導体を使用する。
と同様の方法で、２ポートメモリ１３を任意のタイミン
グでアクセスすｎばよい。２ポートメモリ１３にげ、同
時にデータの書き込み、読み出しが可能なレジスタファ
イル機能をもった牛導体を使用する。
上述の方法により、商用周波ノイズによるディジタル信
号のバラツキを最少に押えることができると同時に、こ
のカードを制御するための特別のソフトウェアも不敬と
なる。
号のバラツキを最少に押えることができると同時に、こ
のカードを制御するための特別のソフトウェアも不敬と
なる。
なお、上記の実施例でに・、零クロスコンパレータ１０
と２進カウンタ１２間、及びクロック発生回路１１とス
イッチ切換用の制御回路９間が直接ドライブさｎている
回路を示したが、零クロスコンパレータ１０と２進カウ
ンタ１２、及びクロック発生回路１１と制御回路９間を
フォトカブラ等によりアイソレーションを行ない、電源
もトランスにより絶縁された回路としてもよい。
と２進カウンタ１２間、及びクロック発生回路１１とス
イッチ切換用の制御回路９間が直接ドライブさｎている
回路を示したが、零クロスコンパレータ１０と２進カウ
ンタ１２、及びクロック発生回路１１と制御回路９間を
フォトカブラ等によりアイソレーションを行ない、電源
もトランスにより絶縁された回路としてもよい。
以上のようにこの発明によｎばホストのＣＰＴＪとは無
関係にダイレクトに単独回路でＡ／Ｄ変換したデータを
２ポートメモリに格納し、任意のタイミングでメモリデ
ータの書込み、読出しを可能としたので複雑なソフトウ
ェアを組む必要もなく、かつＣＰＵを考慮した処理速度
の制約もなく高速のＡ／Ｄ変換ができる効果がある。
関係にダイレクトに単独回路でＡ／Ｄ変換したデータを
２ポートメモリに格納し、任意のタイミングでメモリデ
ータの書込み、読出しを可能としたので複雑なソフトウ
ェアを組む必要もなく、かつＣＰＵを考慮した処理速度
の制約もなく高速のＡ／Ｄ変換ができる効果がある。
第１図は従来のアナログ入力回路の構成図、第２図はこ
の発明の一実施例を示すアナログ入力回路の構成図、第
３図は第２図の積分アンプの出力波形図である。 １・・・Ａ／Ｄコンバータ、２・・・アドレスデコーダ
、３・・・Ｈバイトセレクト信号発生用ゲート、４・・
・Ｌバイトセレクト信号発生用ゲート、５・・・３ステ
ート出力バツフア、６・・・アナログ入力アンプ、７・
・・積分アンプ、８・・・基準電圧、９・・制御回路、
１０・・・零りロス三ンバレータ、１１・・・クロック
発生回路、１２・・・２進カウンタ、１３・・・２ポー
トメモリ。 なお、図中の同一符号は同一部分を示す。
の発明の一実施例を示すアナログ入力回路の構成図、第
３図は第２図の積分アンプの出力波形図である。 １・・・Ａ／Ｄコンバータ、２・・・アドレスデコーダ
、３・・・Ｈバイトセレクト信号発生用ゲート、４・・
・Ｌバイトセレクト信号発生用ゲート、５・・・３ステ
ート出力バツフア、６・・・アナログ入力アンプ、７・
・・積分アンプ、８・・・基準電圧、９・・制御回路、
１０・・・零りロス三ンバレータ、１１・・・クロック
発生回路、１２・・・２進カウンタ、１３・・・２ポー
トメモリ。 なお、図中の同一符号は同一部分を示す。
Claims (1)
- 基準電圧と、その基準電圧の出力をオン、オフ可能とし
た第１スイッチと、２極切換スイッチの１極に前記第１
スイッチのコモン端子を接続し、他極に被計測用アナロ
グ入力信号を与えるようにした第２スイッチと、前記第
２スイッチのコモン端子を入力とする積分アンプと、前
記積分アンプの出力が零クロス時に前記第１スイッチを
オフに切換える零クロスコンパレータと、前記零クロス
コンパレータの出力が測定入力積分サイクル終了時点か
ら基準電圧入力積分サイクルに制御回路によって切換え
られてから零クロスするまでの時間をクロック発生回路
からの出力パルス数を計数することによって計測する２
進カウンタと、前記２進カウンタの計数値を周期的に記
憶する２ポートメモリとを備えたアナログ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17523884A JPS6153831A (ja) | 1984-08-24 | 1984-08-24 | アナログ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17523884A JPS6153831A (ja) | 1984-08-24 | 1984-08-24 | アナログ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153831A true JPS6153831A (ja) | 1986-03-17 |
Family
ID=15992671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17523884A Pending JPS6153831A (ja) | 1984-08-24 | 1984-08-24 | アナログ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016123060A (ja) * | 2014-12-25 | 2016-07-07 | ヤマハ株式会社 | アナログデジタル変換装置 |
| JP2022523291A (ja) * | 2019-01-18 | 2022-04-22 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 深層学習人工ニューラルネットワーク内のアナログニューラルメモリにおいてニューロン電流をニューロン電流ベースの時間パルスに変換するためのシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779547A (en) * | 1980-11-05 | 1982-05-18 | Hitachi Ltd | Digital converting circuit for more than one input analog data |
-
1984
- 1984-08-24 JP JP17523884A patent/JPS6153831A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779547A (en) * | 1980-11-05 | 1982-05-18 | Hitachi Ltd | Digital converting circuit for more than one input analog data |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016123060A (ja) * | 2014-12-25 | 2016-07-07 | ヤマハ株式会社 | アナログデジタル変換装置 |
| JP2022523291A (ja) * | 2019-01-18 | 2022-04-22 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 深層学習人工ニューラルネットワーク内のアナログニューラルメモリにおいてニューロン電流をニューロン電流ベースの時間パルスに変換するためのシステム |
| US11500442B2 (en) | 2019-01-18 | 2022-11-15 | Silicon Storage Technology, Inc. | System for converting neuron current into neuron current-based time pulses in an analog neural memory in a deep learning artificial neural network |
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