SU905859A1 - Посто нное запоминающее устройство - Google Patents
Посто нное запоминающее устройство Download PDFInfo
- Publication number
- SU905859A1 SU905859A1 SU792786174A SU2786174A SU905859A1 SU 905859 A1 SU905859 A1 SU 905859A1 SU 792786174 A SU792786174 A SU 792786174A SU 2786174 A SU2786174 A SU 2786174A SU 905859 A1 SU905859 A1 SU 905859A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- register
- elements
- read
- inputs
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Description
(54) ПОСТОЯННОЕ ЗАПОМИНАКХиНЕ УСТРОЙСТВО
1
Изобретение относитс к автоматике и вычислтгельной технике, в частнсхл-и запоминающим устройствам трансформаторного типа.
Известно запоминающее устройство, которое содержит трансформаторные элементы пам ти, прошитые числовыми шинами , вентили считывани , регистр числа, блок стробировани и формщзователи тока выборки. Шина считывани каждого элемента пам ти соединена одним концом с вентилем считывани (элемент И-НЕ), а другим - с обшей шиной корпус Ц .
Недостатком известного устройства вл етс значительный ток выборки, необходимый дл выборки в шине считывани трансфер матерного элемента пам ти сигнала, достаточного, чтобы сработал вентиль считывани . Кроме того, при считывании большого количества единиц или нулей происходит генераци помех по цепи питани вследствие одновременного открывани вентилей считывани . Подключение одного конца выходной обмотки
элементов пам ти к обшей шине ухудшает соотношение сигнал/помеха на входе вентилей считывани .
Наиболее близким по технической суш- ности и достигаемому результату к предлагаемому изобретению вл етс запоминаюшее устройство, содержашее трансформаторные элементы пам ти, прошитые числовыми шинами и соединенные с фор10 мировател ми тока выборки, регистр, соединенный с трансформаторными элементами пам ти и блоком стробировани . Шина считывани каждого элемент пам ти соединена одним выводом с входом
Claims (2)
- 5 усилител считывани соответствующего разр да регистра, а вторым выводом к обшей шине. Регистр известного устройства состоит из усилителей считывани и RS -триггеров, собранных на, элемен20 тах И-ИЛИ-НЕ. Выход каждого усилите- л считывани соединен с одним входом И соответствуюшего элементы И-ИЛИ-НЕ RS -триггера, а другой вход И этого элемента соединен с блоком стробирова- ни 2. Недостатком известного устройства вл етс сложность регистра и недостаточна надежность работы запоминающего устройства. Так как мощность считываемых сигналов недостаточна дл срабатывани логических элементов, то необходимы усилители считывани , что усложн ет устройство. Подключение одно го конца шины считывани трансформатор ных элементов пам ти к общей шине уху шает соотнощение сигнал/помеха на входе усилителей, а одновременное срабатывание усилителей при считывании единиц или нулей вызывает генерацию помех по цепи питани , что снижает надежность работы запоминающего устройства. Цель изобретени - ущ)ощение устройства и повышение надежности его работы Поставленна цель достигаетс тем, что в посто нном запоминающем устройстве , содержащем накопитель, трансформаторные элементы пам ти которого г эошиты числовыми шинами и шинами считывани , подключенными соответствен но к выходам формирователей тока выборки н к входам каждого разр да регист ра, и блок стробировани , средние точки шин считывани трансфс маторных элементов пам ти накопител подключены к выходу блока С1роб1фовани . Кроме того, каждый регистра содержит элементы НЕ и RS -триггер, установочные входы, которого вл ютс входами регистра, а выходы RS - григг з соединены с соответствующими входами элементов НЕ, выходы вл ютс выходами регистра. На фиг. 1 приведена структурна схема хфедлагаемого устройства; на фиг. 2 временна диаграмма работы регистра. Устройство содержит трансформаторные элементы пам ти 1, прошитые числовыми шинами 2, соединенными с фармировател ми тока выборки 3, регистр 4, каждый разр д которого соединен с щиНОЙ считывани 5 соответствующего тран сфсрматорного элемента пам ти 1 и блок сгробировани 6. Каждый разр д регистра с держит RS -триггер 7, построенный на двух элементах И-НЕ 8, и два элемента НЕ 9, между устайовочными входами RS -триггера 7 включена шина считывани 5 трансфсрматсрного элемента пам ти 1, средн точка Ю шины считывани 5 соединены с блоком стробировани 6 и каждый элемент И-НЕ 8 соединен с элементом НЕ 9. Устройство работает следующим образом . В исходном состо нии с выхода блока стробировани 6 потенциал уровн логического нул через среднюю точку Ю иГины считывани 5 поступает на Установочные входы RS -триггера 7. При этом на выходах 9 и Э В .риггера 7 сохран ютс потенциалы логической единицы, а на выходах элементов НЕ 9 потенциалы логического нул Ug,yy УА-а(см. фиг. 2). Ток, протекающий от форм1фователей тока выборки 3 по одному из числовых 1ФОВОдов 2, возбуждает на выходах шины считывани 5 трансф€фмат ного элемента пам ти 1 раанопоп рные сигналы Ц и и , например на входе R RS -триггера 7 положительный, а на входе S этого триггера - отрицательный. Сразу после подачи от блока С1ро6ироваН1Ш 6 в среднюю точку Ю шины считывани 5 импульса UCTP I R S -триггер 7 переходит в активное состо ние и усиливает разность сигналов и и Uj . В результате однонаправленного регенеративного процесса переключени R& -триггера 7 на его выходе © устанавливаетс потенциал логического нул , а на выходе элемента НЕ 9, соединенного с RS -триггером 7, уровень логической единицы Ugyx/j Состо ние RS -триггера 7 определ етс фазой сигналов Ц и U на входах R и S в момент подачи стробирующего импульса UCTP и сохран етс в течение его длительности. В идеальном случае увеличение зар да на одном из входов RS триггера 7, когда он находитс в активном состо нии, и уменьшение зар да на другом его входе на бесконечно малую величину вызывает переключение RS триггера 7 в заранее известное состо ние . В реальной схеме количество зар да , которое необходимо внести дл переключени RS -триггера 7 в нужное со- сто ние, определ етс неидентичностью электрических параметров логически}С элементов И-НЕ 8. Чем больше отличаютс электрические пераметры логических элементов И-НЕ 8, тем меньше чувствительность RS -триггера 7. Кроме того, на скорость регенеративного гфоцесса и чувствительность RS-триггера 7 влийет разброс емкостей выходных шин триггера и неидентичность параметров нагрузки. 59О Чтобы ксключить вли ние нагрузки н моитажных соединений на процесс переключени R -триггера 7 и устранить генерацию помех по цепи питани при оановремеилом считывании единиц или нулей, каждый выход в и 0 RS -триггера 7 соединен с соответствующим элементом НЕ 9. При включении однс.о из элемен тов И-НЕ 8 соединенный с ним элементЙЕ 9 выключаетс , поэтому ток, погребл емый регистром при считывании инф(Ч)мации , не измен етс , тем самым устран етс генераци помех по цеп м питани . Таким образом, совмещение в одной схеме чувствительного усилител и триггера уменьшает количество оборудовани и упрощает запоминающее устройство. Включение шины считывани 5 каждого трансформаторного элемента пам ти между входами R и S триггера 7 и соединение средней точки 10 шины считывани 5 с блоком стробировани 6 ослабл ет действие синфазных помех, а соединение каждого выхода Rb -триггера 7 с эле мен том НЕ 9 устран ет генерацию помех по цеп м питани , вследствие этого повышаетс надежность работы щ едлагаемого запоминающего устройства по сравнению с известным. В регистре 4 целесообразно использовать логические элементы , физически размещенные в одном на общем кристалле. Вследствие того, что интегральные логические элементы , расположенные на общем кристал ле, изготовлены в едином технологическом цикле, параметры их иде1Ггичны с вы сокой степенью точности. В насто щее врем дл хранени констант, табличных функций и 1фограмм используетс известное запоминающее устройство Б Ои 2О48-33 ПР3.061.ООО ТО, рае аботанное в СССР дл ЕС-ЮЗЗ ЭВМ. Ово имеет плотность информации ЗО бит/см. Дл того, чтобы считанна информаци записалась в регистр известного устройства , величина считанного cifraana должна превышать 2 В. В отличие от базового образца, предлагаемое техническое реше596 кие позвол ет повысить плотность информации за счет угфощенн регистра, снизить требование к величине считанного сигнала вследствие возросшей чувствительности последнего и повысить надежность запоминающего устройства благода р уменьшению генерации помех по цеп м питани . Макет запоминающего устройства имеет плотность информации 50 бит/см. Чувствительность RS -триггеров регистра, собранного по схеме фиг. 1 на микросхемах 133 серии 133 ЛАЗ, как показали измерени , - 10 ... 2О мВ, что на два выше 4yBCTBKTe;vbHocTK гфиемной части регистра базового образца. Формула изобретени 1. Посто нное запоминающее устройство , содержащее накопитель, трансфс маторные элементы пам ти которого прошиты числовыми шинами а шинам считывани , подключенными соответст векно к выходам формирователей тока выборки и к входам каждого разр да регистра, к блок стробировани , отличающеес тем, что, с целью упрощени устройства и повышени его надежности, средние точки шин считывани трансформаторных элементов пам ти накопител подкпючеиы к выходу блока стробировани . 2. Устройство по п. 1, отличающее с тем, что, кажлилй ра;ф д регистра содержит элементы НЕ и RS триггер , установочиые входы которого вл ютс входами регистра, а выходы RS -триггера соединены с соответствующими входами элемеотов НЕ, выходы котсрых вл ютс выходами регистра. Источники инфqpмaaии, щ ин тые во внимание гор экспертизе 1.Электроника 1967, №19, . 27.
- 2.ЭВМ ЕС-ЮЗЗ, ПРЗ.О61,ООО ТО (прототип).us,-/ие. г
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792786174A SU905859A1 (ru) | 1979-06-29 | 1979-06-29 | Посто нное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792786174A SU905859A1 (ru) | 1979-06-29 | 1979-06-29 | Посто нное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU905859A1 true SU905859A1 (ru) | 1982-02-15 |
Family
ID=20836316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792786174A SU905859A1 (ru) | 1979-06-29 | 1979-06-29 | Посто нное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU905859A1 (ru) |
-
1979
- 1979-06-29 SU SU792786174A patent/SU905859A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4551821A (en) | Data bus precharging circuits | |
KR920010624A (ko) | 반도체기억장치 | |
US4202046A (en) | Data storage system for storing multilevel signals | |
SU905859A1 (ru) | Посто нное запоминающее устройство | |
US4409676A (en) | Method and means for diagnostic testing of CCD memories | |
SU390526A1 (ru) | В П Т Б ФОНД v3^!>&PT(ia I | |
US4757523A (en) | High speed testing of integrated circuit | |
US4185324A (en) | Data storage system | |
SU474844A1 (ru) | Запоминающее устройство | |
KR20000076317A (ko) | 메모리 및 테스트 회로를 갖는 집적 회로 | |
JPS6331935B2 (ru) | ||
SU1536366A1 (ru) | Устройство дл ввода-вывода информации | |
SU628535A2 (ru) | Магнитное запоминающее устройство | |
SU364112A1 (ru) | Счетное устройство, сохраняющее информацию при перерывах питания | |
JP2667702B2 (ja) | ポインタリセット方式 | |
SU733016A1 (ru) | Устройство дл записи и считывани информации из блоков полупосто нной пам ти | |
SU1022216A1 (ru) | Устройство дл контрол доменной пам ти | |
KR0172762B1 (ko) | 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치 | |
SU572922A1 (ru) | Дешифратор | |
SU607278A1 (ru) | Запоминающее устройство типа 2,5 д | |
SU1026163A1 (ru) | Устройство дл управлени записью и считыванием информации | |
KR890002956B1 (ko) | 증분센서로부터의 출력신호 계수장치 | |
SU822298A1 (ru) | Устройство дл контрол блокапОСТО ННОй пАМ Ти | |
SU468370A1 (ru) | Цифровой вольтметр | |
SU411639A1 (ru) |