JPH09312570A - チャネルコンパレータ装置 - Google Patents
チャネルコンパレータ装置Info
- Publication number
- JPH09312570A JPH09312570A JP12476296A JP12476296A JPH09312570A JP H09312570 A JPH09312570 A JP H09312570A JP 12476296 A JP12476296 A JP 12476296A JP 12476296 A JP12476296 A JP 12476296A JP H09312570 A JPH09312570 A JP H09312570A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- selector
- conversion
- data register
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 Ａ／Ｄ変換器２２でコンパレート動作を行わ
せる場合には、２回の書き込み動作が必要であり、その
結果、ＣＰＵ２１の大きな負担となるなどの課題があっ
た。 【解決手段】 任意のデータレジスタ１ａ〜１ｃへ書き
込みを行うだけで、そのデータレジスタ１ａ〜１ｃに対
応したアナログ入力チャネルが選択できるとともに、自
動的にＡ／Ｄ変換動作を開始し、その結果を上記データ
レジスタ１ａ〜１ｃへ書き込むことができる。
せる場合には、２回の書き込み動作が必要であり、その
結果、ＣＰＵ２１の大きな負担となるなどの課題があっ
た。 【解決手段】 任意のデータレジスタ１ａ〜１ｃへ書き
込みを行うだけで、そのデータレジスタ１ａ〜１ｃに対
応したアナログ入力チャネルが選択できるとともに、自
動的にＡ／Ｄ変換動作を開始し、その結果を上記データ
レジスタ１ａ〜１ｃへ書き込むことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＰＵの負荷お
よびソフトウェアの負荷を減らすことができるチャネル
コンパレータ装置に関するものである。
よびソフトウェアの負荷を減らすことができるチャネル
コンパレータ装置に関するものである。
【０００２】
【従来の技術】図６は従来のチャネルコンパレータ装置
を示す構成図であり、図において、２１はＡ／Ｄ変換器
２２を用いてコンパレート動作を行わせるＣＰＵ、２２
は逐次比較形のＡ／Ｄ変換器、２３はＣＰＵ２１から出
力された比較値を取り込みレジスタに格納するととも
に、コンパレータ２４から受け取ったデータを複数ビッ
トのディジタルデータに変換し出力する逐次近似レジス
タ、２５は逐次近似レジスタ２３から受け取ったディジ
タルデータをアナログデータに変換し、コンパレータに
一方の端子に出力するＤ−Ａ変換器、２６は複数のチャ
ネルが接続されたチャネル切換スイッチ、２７はＣＰＵ
２１から出力される変換の対象となるチャネル情報を格
納するＡ／Ｄ変換動作モードレジスタである。
を示す構成図であり、図において、２１はＡ／Ｄ変換器
２２を用いてコンパレート動作を行わせるＣＰＵ、２２
は逐次比較形のＡ／Ｄ変換器、２３はＣＰＵ２１から出
力された比較値を取り込みレジスタに格納するととも
に、コンパレータ２４から受け取ったデータを複数ビッ
トのディジタルデータに変換し出力する逐次近似レジス
タ、２５は逐次近似レジスタ２３から受け取ったディジ
タルデータをアナログデータに変換し、コンパレータに
一方の端子に出力するＤ−Ａ変換器、２６は複数のチャ
ネルが接続されたチャネル切換スイッチ、２７はＣＰＵ
２１から出力される変換の対象となるチャネル情報を格
納するＡ／Ｄ変換動作モードレジスタである。
【０００３】次に動作について説明する。まず、ＣＰＵ
２１はＡ／Ｄ変換動作モードレジスタ２７に対して選択
チャネルの書き込みを行った後に、Ａ／Ｄ変換器２２の
逐次近似レジスタ２３に選択チャネルに応じた比較値の
書き込みを行う。次に、Ａ／Ｄ変換器２２は、この逐次
近似レジスタ２３に選択チャネルに応じた比較値の書き
込みが行われた時点で、コンパレート動作を開始する。
そして、Ａ／Ｄ変換器２２においては、変換開始と同時
にＤ−Ａ変換器２５の最上位ビットｂn-1 だけが１に設
定され、Ｄ−Ａ変換器２５の出力は、フルスケール電圧
の１／２になる。次に、コンパレータ２４のマイナス端
子に入力される電圧値Ｖ1 がＤ−Ａ変換器２５からの出
力電圧値Ｖ0より大きい場合には、Ｄ−Ａ変換器２５の
最上位ビットｂn-1 を１のままにし、次のビットｂn-2
を１に設定する。以下、上記のような動作を行いＶ1 と
Ｖ0 とを比較する。
２１はＡ／Ｄ変換動作モードレジスタ２７に対して選択
チャネルの書き込みを行った後に、Ａ／Ｄ変換器２２の
逐次近似レジスタ２３に選択チャネルに応じた比較値の
書き込みを行う。次に、Ａ／Ｄ変換器２２は、この逐次
近似レジスタ２３に選択チャネルに応じた比較値の書き
込みが行われた時点で、コンパレート動作を開始する。
そして、Ａ／Ｄ変換器２２においては、変換開始と同時
にＤ−Ａ変換器２５の最上位ビットｂn-1 だけが１に設
定され、Ｄ−Ａ変換器２５の出力は、フルスケール電圧
の１／２になる。次に、コンパレータ２４のマイナス端
子に入力される電圧値Ｖ1 がＤ−Ａ変換器２５からの出
力電圧値Ｖ0より大きい場合には、Ｄ−Ａ変換器２５の
最上位ビットｂn-1 を１のままにし、次のビットｂn-2
を１に設定する。以下、上記のような動作を行いＶ1 と
Ｖ0 とを比較する。
【０００４】
【発明が解決しようとする課題】従来のチャネルコンパ
レータ装置は以上のように構成されているので、Ａ／Ｄ
変換器２２でコンパレート動作を行わせる場合には、Ｃ
ＰＵ２１は、Ａ／Ｄ変換動作モードレジスタ２７に対し
て選択チャネルを書き込み、および逐次近似レジスタ２
３に選択チャネルに応じた比較値を書き込む２回の書き
込み動作が必要であり、その結果、ＣＰＵ２１の大きな
負担となるなどの課題があった。
レータ装置は以上のように構成されているので、Ａ／Ｄ
変換器２２でコンパレート動作を行わせる場合には、Ｃ
ＰＵ２１は、Ａ／Ｄ変換動作モードレジスタ２７に対し
て選択チャネルを書き込み、および逐次近似レジスタ２
３に選択チャネルに応じた比較値を書き込む２回の書き
込み動作が必要であり、その結果、ＣＰＵ２１の大きな
負担となるなどの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、Ａ／Ｄ変換器でコンパレート動作
を行わせる場合にＣＰＵの負荷を低減させるチャネルコ
ンパレータ装置を得ることを目的とする。
めになされたもので、Ａ／Ｄ変換器でコンパレート動作
を行わせる場合にＣＰＵの負荷を低減させるチャネルコ
ンパレータ装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の発明に係
るチャネルコンパレータ装置は、チャネル選択手段によ
りデータレジスタに対応したアナログ入力チャネルを選
択し、自動開始書込み手段により自動的にＡ／Ｄ変換器
の動作を開始し、その結果をデータレジスタへ書き込む
ようにしたものである。
るチャネルコンパレータ装置は、チャネル選択手段によ
りデータレジスタに対応したアナログ入力チャネルを選
択し、自動開始書込み手段により自動的にＡ／Ｄ変換器
の動作を開始し、その結果をデータレジスタへ書き込む
ようにしたものである。
【０００７】請求項２記載の発明に係るチャネルコンパ
レータ装置のチャネル選択手段は、データレジスタ書込
セレクタによりＡ／Ｄ変換結果格納レジスタ内の任意の
データレジスタを選択した後、チャネル情報信号を出力
し、セレクタ制御回路によりチャネル情報信号に基づい
て、データレジスタに対応するチャネルを選択し、チャ
ネルセレクタ信号とＡ／Ｄ変換開始信号とを出力するよ
うにしたものである。
レータ装置のチャネル選択手段は、データレジスタ書込
セレクタによりＡ／Ｄ変換結果格納レジスタ内の任意の
データレジスタを選択した後、チャネル情報信号を出力
し、セレクタ制御回路によりチャネル情報信号に基づい
て、データレジスタに対応するチャネルを選択し、チャ
ネルセレクタ信号とＡ／Ｄ変換開始信号とを出力するよ
うにしたものである。
【０００８】請求項３記載の発明に係るチャネルコンパ
レータ装置の自動開始書込み手段は、アナログ入力セレ
クタと任意のアナログ入力チャネルを選択し、Ａ／Ｄ変
換器によりセレクタ制御回路からのＡ／Ｄ変換開始信号
を入力し、Ａ／Ｄ変換器の動作終了後にＡ／Ｄ変換結果
信号を出力し、格納場所セレクタによりＡ／Ｄ変換器か
ら出力されたＡ／Ｄ変換結果信号をＡ／Ｄ変換結果格納
レジスタの選択されたデータレジスタに格納するように
したものである。
レータ装置の自動開始書込み手段は、アナログ入力セレ
クタと任意のアナログ入力チャネルを選択し、Ａ／Ｄ変
換器によりセレクタ制御回路からのＡ／Ｄ変換開始信号
を入力し、Ａ／Ｄ変換器の動作終了後にＡ／Ｄ変換結果
信号を出力し、格納場所セレクタによりＡ／Ｄ変換器か
ら出力されたＡ／Ｄ変換結果信号をＡ／Ｄ変換結果格納
レジスタの選択されたデータレジスタに格納するように
したものである。
【０００９】請求項４記載の発明に係るチャネルコンパ
レータ装置は、データレジスタ書込セレクタによりＡ／
Ｄ変換結果格納レジスタ内の任意のデータレジスタを選
択した後、チャネル情報信号を出力し、セレクタ制御回
路によりデータレジスタ書込セレクタから出力されたチ
ャネル情報信号に基づいて、データレジスタに対応する
チャネルを選択し、チャネルセレクタ信号とＡ／Ｄ変換
開始信号とを出力し、Ａ／Ｄ変換器によりセレクタ制御
回路からのＡ／Ｄ変換開始信号を入力し、Ａ／Ｄ変換終
了後にＡ／Ｄ変換結果信号を出力し、格納場所セレクタ
によりＡ／Ｄ変換器から出力されたＡ／Ｄ変換結果信号
をＡ／Ｄ変換結果格納レジスタの選択されたデータレジ
スタに格納するようにしたものである。
レータ装置は、データレジスタ書込セレクタによりＡ／
Ｄ変換結果格納レジスタ内の任意のデータレジスタを選
択した後、チャネル情報信号を出力し、セレクタ制御回
路によりデータレジスタ書込セレクタから出力されたチ
ャネル情報信号に基づいて、データレジスタに対応する
チャネルを選択し、チャネルセレクタ信号とＡ／Ｄ変換
開始信号とを出力し、Ａ／Ｄ変換器によりセレクタ制御
回路からのＡ／Ｄ変換開始信号を入力し、Ａ／Ｄ変換終
了後にＡ／Ｄ変換結果信号を出力し、格納場所セレクタ
によりＡ／Ｄ変換器から出力されたＡ／Ｄ変換結果信号
をＡ／Ｄ変換結果格納レジスタの選択されたデータレジ
スタに格納するようにしたものである。
【００１０】請求項５記載の発明に係るチャネルコンパ
レータ装置は、データレジスタ書込セレクタによりＡ／
Ｄ変換結果格納レジスタ内の任意のデータレジスタを選
択した後、チャネル情報信号を出力し、セレクタ制御回
路によりデータレジスタ書込セレクタから出力されたチ
ャネル情報信号に基づいて、データレジスタに対応する
チャネルを選択し、チャネルセレクタ信号とコンパレー
タ開始信号とを出力し、Ａ／Ｄ変換器によりセレクタ制
御回路からのコンパレータ開始信号を受信し、コンパレ
ート動作終了後にコンパレート結果を出力し、コンパレ
ート結果書込セレクタによりＡ／Ｄ変換器から出力され
たコンパレート結果をコンパレートデータレジスタのデ
ータレジスタに書き込むようにしたものである。
レータ装置は、データレジスタ書込セレクタによりＡ／
Ｄ変換結果格納レジスタ内の任意のデータレジスタを選
択した後、チャネル情報信号を出力し、セレクタ制御回
路によりデータレジスタ書込セレクタから出力されたチ
ャネル情報信号に基づいて、データレジスタに対応する
チャネルを選択し、チャネルセレクタ信号とコンパレー
タ開始信号とを出力し、Ａ／Ｄ変換器によりセレクタ制
御回路からのコンパレータ開始信号を受信し、コンパレ
ート動作終了後にコンパレート結果を出力し、コンパレ
ート結果書込セレクタによりＡ／Ｄ変換器から出力され
たコンパレート結果をコンパレートデータレジスタのデ
ータレジスタに書き込むようにしたものである。
【００１１】請求項６記載の発明に係るチャネルコンパ
レータ装置は、セマフォ検出器によりＡ／Ｄ変換終了ア
セマフォの状態変化を検出し、Ａ／Ｄ変換終了アセマフ
ォが“Ｈ”となれば、そのＡ／Ｄ変換終了アセマフォに
対応したデータレジスタのチャネルをチャネル情報信号
によりセレクタ制御回路に伝えるようにしたものであ
る。
レータ装置は、セマフォ検出器によりＡ／Ｄ変換終了ア
セマフォの状態変化を検出し、Ａ／Ｄ変換終了アセマフ
ォが“Ｈ”となれば、そのＡ／Ｄ変換終了アセマフォに
対応したデータレジスタのチャネルをチャネル情報信号
によりセレクタ制御回路に伝えるようにしたものであ
る。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるチ
ャネルコンパレータ装置を示す構成図であり、図におい
て、１は複数のデータレジスタ１ａ〜１ｃを有するＡ／
Ｄ変換結果格納レジスタ（チャネル選択手段）、２はＡ
／Ｄ変換器（自動開始書込み手段）、３は任意のアナロ
グ入力チャネルを選択できるアナログ入力セレクタ（自
動開始書込み手段）、４はソフトウェアによって任意の
Ａ／Ｄ変換結果格納レジスタ１への書き込みを行えるデ
ータレジスタ書込セレクタ（チャネル選択手段）、５は
チャネルセレクタ信号９に基づいてＡ／Ｄ変換結果格納
レジスタ１におけるＡ／Ｄ変換器２からの出力結果の格
納場所を指定する格納場所セレクタ（自動開始書込み手
段）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるチ
ャネルコンパレータ装置を示す構成図であり、図におい
て、１は複数のデータレジスタ１ａ〜１ｃを有するＡ／
Ｄ変換結果格納レジスタ（チャネル選択手段）、２はＡ
／Ｄ変換器（自動開始書込み手段）、３は任意のアナロ
グ入力チャネルを選択できるアナログ入力セレクタ（自
動開始書込み手段）、４はソフトウェアによって任意の
Ａ／Ｄ変換結果格納レジスタ１への書き込みを行えるデ
ータレジスタ書込セレクタ（チャネル選択手段）、５は
チャネルセレクタ信号９に基づいてＡ／Ｄ変換結果格納
レジスタ１におけるＡ／Ｄ変換器２からの出力結果の格
納場所を指定する格納場所セレクタ（自動開始書込み手
段）である。
【００１３】６はＡ／Ｄ変換を開始するＡ／Ｄ変換開始
信号、７はチャネル情報信号８に基づいてチャネルセレ
クタ信号９とＡ／Ｄ変換開始信号６とを出力するセレク
タ制御回路（チャネル選択手段）、８はデータレジスタ
書込セレクタ４によって選択されたチャネルをセレクタ
制御回路７に伝達するチャネル情報信号、９はチャネル
情報信号８に基づいてセレクタ制御回路７から出力さ
れ、アナログ入力セレクタ３および格納場所セレクタ５
に伝達されるチャネルセレクタ信号、１０はアナログ入
力セレクタ３からの出力結果に基づいてＡ／Ｄ変換器２
から出力されるＡ／Ｄ変換結果信号である。
信号、７はチャネル情報信号８に基づいてチャネルセレ
クタ信号９とＡ／Ｄ変換開始信号６とを出力するセレク
タ制御回路（チャネル選択手段）、８はデータレジスタ
書込セレクタ４によって選択されたチャネルをセレクタ
制御回路７に伝達するチャネル情報信号、９はチャネル
情報信号８に基づいてセレクタ制御回路７から出力さ
れ、アナログ入力セレクタ３および格納場所セレクタ５
に伝達されるチャネルセレクタ信号、１０はアナログ入
力セレクタ３からの出力結果に基づいてＡ／Ｄ変換器２
から出力されるＡ／Ｄ変換結果信号である。
【００１４】次に動作について説明する。図２はこの発
明の実施の形態１によるチャネルコンパレータ装置の動
作手順を示すフローチャートである。まず、ソフトウェ
アによってＡ／Ｄ変換結果格納レジスタ１中の任意のデ
ータレジスタに書き込みを行うと（ステップＳＴ１）、
データレジスタ書込セレクタ４がＡ／Ｄ変換結果格納レ
ジスタ１内の任意のデータレジスタ１ａ〜１ｃを選択し
（ステップＳＴ２）、チャネル情報信号８をセレクタ制
御回路７に出力する（ステップＳＴ３）。次に、セレク
タ制御回路７はデータレジスタ書込セレクタ４から出力
されたチャネル情報信号８に基づいて、データレジスタ
１ａ〜１ｃに対応するチャネルを選択し、チャネルセレ
クタ信号９をアナログ入力セレクタ３と格納場所セレク
タ５に出力する（ステップＳＴ４）。
明の実施の形態１によるチャネルコンパレータ装置の動
作手順を示すフローチャートである。まず、ソフトウェ
アによってＡ／Ｄ変換結果格納レジスタ１中の任意のデ
ータレジスタに書き込みを行うと（ステップＳＴ１）、
データレジスタ書込セレクタ４がＡ／Ｄ変換結果格納レ
ジスタ１内の任意のデータレジスタ１ａ〜１ｃを選択し
（ステップＳＴ２）、チャネル情報信号８をセレクタ制
御回路７に出力する（ステップＳＴ３）。次に、セレク
タ制御回路７はデータレジスタ書込セレクタ４から出力
されたチャネル情報信号８に基づいて、データレジスタ
１ａ〜１ｃに対応するチャネルを選択し、チャネルセレ
クタ信号９をアナログ入力セレクタ３と格納場所セレク
タ５に出力する（ステップＳＴ４）。
【００１５】その後、アナログ入力セレクタ３が選択さ
れた後に、セレクタ制御回路７はＡ／Ｄ変換器２に対し
てＡ／Ｄ変換開始信号６を出力し（ステップＳＴ５）、
このＡ／Ｄ変換開始信号６を受信したＡ／Ｄ変換器２
は、Ａ／Ｄ変換動作を開始し、変換終了後にＡ／Ｄ変換
結果信号１０を出力する（ステップＳＴ６）。そして、
このＡ／Ｄ変換結果信号１０は、格納場所セレクタ５を
介してＡ／Ｄ変換結果格納レジスタ１のデータレジスタ
１ａ〜１ｃに格納される（ステップＳＴ７）。ここで、
Ａ／Ｄ変換結果信号１０はステップＳＴ２において、予
め選択されたデータレジスタ１ａ〜１ｃに格納されるも
のである。
れた後に、セレクタ制御回路７はＡ／Ｄ変換器２に対し
てＡ／Ｄ変換開始信号６を出力し（ステップＳＴ５）、
このＡ／Ｄ変換開始信号６を受信したＡ／Ｄ変換器２
は、Ａ／Ｄ変換動作を開始し、変換終了後にＡ／Ｄ変換
結果信号１０を出力する（ステップＳＴ６）。そして、
このＡ／Ｄ変換結果信号１０は、格納場所セレクタ５を
介してＡ／Ｄ変換結果格納レジスタ１のデータレジスタ
１ａ〜１ｃに格納される（ステップＳＴ７）。ここで、
Ａ／Ｄ変換結果信号１０はステップＳＴ２において、予
め選択されたデータレジスタ１ａ〜１ｃに格納されるも
のである。
【００１６】以上のように、この実施の形態１によれ
ば、任意のデータレジスタ１ａ〜１ｃへ書き込みを行う
だけで、そのデータレジスタ１ａ〜１ｃに対応したアナ
ログ入力チャネルが選択できるとともに、自動的にＡ／
Ｄ変換動作を開始し、その結果を上記データレジスタ１
ａ〜１ｃへ書き込むことができるので、ソフトウェアに
よってチャネルを選択したり、スタート信号を入力する
必要がないので、ＣＰＵの負荷を減らすことができるな
どの効果が得られる。
ば、任意のデータレジスタ１ａ〜１ｃへ書き込みを行う
だけで、そのデータレジスタ１ａ〜１ｃに対応したアナ
ログ入力チャネルが選択できるとともに、自動的にＡ／
Ｄ変換動作を開始し、その結果を上記データレジスタ１
ａ〜１ｃへ書き込むことができるので、ソフトウェアに
よってチャネルを選択したり、スタート信号を入力する
必要がないので、ＣＰＵの負荷を減らすことができるな
どの効果が得られる。
【００１７】実施の形態２．実施の形態１では、通常の
Ａ／Ｄ変換器の動作によるものについて示したが、図３
に示すように、コンパレート動作によるものについて説
明する。図３はこの発明の実施の形態２によるチャネル
コンパレータ装置を示す構成図であり、図において実施
の形態１のものと同一符号は同一または相当部分を示す
ので説明を省略する。１１は格納場所セレクタ５に代わ
ってＡ／Ｄ変換結果格納レジスタ１に接続された比較値
セレクタであり、Ａ／Ｄ変換結果格納レジスタ１に書き
込まれた比較値を入力し、Ａ／Ｄ変換器２に出力するも
のである。１２はコンパレート結果書込セレクタであ
り、コンパレート時にＡ／Ｄ変換器２から出力されるコ
ンパレート結果１３をコンパレートデータレジスタ１４
のいずれかのレジスタに格納するものである。１４はア
ナログ入力チャネルの数に対応したレジスタを有するコ
ンパレートデータレジスタ、１５はセレクタ制御回路７
からＡ／Ｄ変換器２に出力されるコンパレータ開始信号
１５である。
Ａ／Ｄ変換器の動作によるものについて示したが、図３
に示すように、コンパレート動作によるものについて説
明する。図３はこの発明の実施の形態２によるチャネル
コンパレータ装置を示す構成図であり、図において実施
の形態１のものと同一符号は同一または相当部分を示す
ので説明を省略する。１１は格納場所セレクタ５に代わ
ってＡ／Ｄ変換結果格納レジスタ１に接続された比較値
セレクタであり、Ａ／Ｄ変換結果格納レジスタ１に書き
込まれた比較値を入力し、Ａ／Ｄ変換器２に出力するも
のである。１２はコンパレート結果書込セレクタであ
り、コンパレート時にＡ／Ｄ変換器２から出力されるコ
ンパレート結果１３をコンパレートデータレジスタ１４
のいずれかのレジスタに格納するものである。１４はア
ナログ入力チャネルの数に対応したレジスタを有するコ
ンパレートデータレジスタ、１５はセレクタ制御回路７
からＡ／Ｄ変換器２に出力されるコンパレータ開始信号
１５である。
【００１８】次に動作について説明する。図４はこの発
明の実施の形態２によるチャネルコンパレータ装置の動
作手順を示すフローチャートである。まず、ソフトウェ
アによってＡ／Ｄ変換結果格納レジスタ１中の任意のデ
ータレジスタ１ａ〜１ｃに書き込みを行うと（ステップ
ＳＴ１１）、データレジスタ書込セレクタ４がＡ／Ｄ変
換結果格納レジスタ１内の任意のデータレジスタ１ａ〜
１ｃを選択し、その選択したデータレジスタ１ａ〜１ｃ
にコンパレート動作のための比較値を書き込むとともに
（ステップＳＴ１２）、チャネル情報信号８をセレクタ
制御回路７に出力する（ステップＳＴ１３）。
明の実施の形態２によるチャネルコンパレータ装置の動
作手順を示すフローチャートである。まず、ソフトウェ
アによってＡ／Ｄ変換結果格納レジスタ１中の任意のデ
ータレジスタ１ａ〜１ｃに書き込みを行うと（ステップ
ＳＴ１１）、データレジスタ書込セレクタ４がＡ／Ｄ変
換結果格納レジスタ１内の任意のデータレジスタ１ａ〜
１ｃを選択し、その選択したデータレジスタ１ａ〜１ｃ
にコンパレート動作のための比較値を書き込むとともに
（ステップＳＴ１２）、チャネル情報信号８をセレクタ
制御回路７に出力する（ステップＳＴ１３）。
【００１９】次に、セレクタ制御回路７はデータレジス
タ書込セレクタ４から出力されたチャネル情報信号８に
基づいて、データレジスタ１ａ〜１ｃに対応するチャネ
ルを選択し、チャネルセレクタ信号９をアナログ入力セ
レクタ３、比較値セレクタ１１、およびコンパレート結
果書込セレクタ１２へ出力する。（ステップＳＴ１
４）。次に、比較値セレクタ１１により任意のデータレ
ジスタ１ａ〜１ｃが決定されるので、Ａ／Ｄ変換器２が
データレジスタ１ａ〜１ｃに格納されている比較値を読
み取る（ステップＳＴ１５）。
タ書込セレクタ４から出力されたチャネル情報信号８に
基づいて、データレジスタ１ａ〜１ｃに対応するチャネ
ルを選択し、チャネルセレクタ信号９をアナログ入力セ
レクタ３、比較値セレクタ１１、およびコンパレート結
果書込セレクタ１２へ出力する。（ステップＳＴ１
４）。次に、比較値セレクタ１１により任意のデータレ
ジスタ１ａ〜１ｃが決定されるので、Ａ／Ｄ変換器２が
データレジスタ１ａ〜１ｃに格納されている比較値を読
み取る（ステップＳＴ１５）。
【００２０】その後、セレクタ制御回路７はＡ／Ｄ変換
器２へコンパレータ開始信号１５を出力し、このコンパ
レータ開始信号１５を受信したＡ／Ｄ変換器２はコンパ
レート動作を行い、それが終了するとコンパレート結果
１３をコンパレート結果書込セレクタ１２に出力する
（ステップＳＴ１６）。そして、このコンパレート結果
１３を受信したコンパレート結果書込セレクタ１２は、
コンパレートデータレジスタ１４のデータレジスタに、
このコンパレート結果１３を書き込む（ステップＳＴ１
７）。
器２へコンパレータ開始信号１５を出力し、このコンパ
レータ開始信号１５を受信したＡ／Ｄ変換器２はコンパ
レート動作を行い、それが終了するとコンパレート結果
１３をコンパレート結果書込セレクタ１２に出力する
（ステップＳＴ１６）。そして、このコンパレート結果
１３を受信したコンパレート結果書込セレクタ１２は、
コンパレートデータレジスタ１４のデータレジスタに、
このコンパレート結果１３を書き込む（ステップＳＴ１
７）。
【００２１】以上のように、この実施の形態２によれ
ば、ソフトウエアによってＡ／Ｄ変換結果格納レジスタ
１のデータレジスタ１ａ〜１ｃに比較値を書き込むだけ
でチャネルを選択し、コンパレート動作を始めることが
できるので、スタート信号を入力する必要がないので、
ＣＰＵの負荷およびソフトウェアの負荷を減らすことが
できるなどの効果が得られる。
ば、ソフトウエアによってＡ／Ｄ変換結果格納レジスタ
１のデータレジスタ１ａ〜１ｃに比較値を書き込むだけ
でチャネルを選択し、コンパレート動作を始めることが
できるので、スタート信号を入力する必要がないので、
ＣＰＵの負荷およびソフトウェアの負荷を減らすことが
できるなどの効果が得られる。
【００２２】実施の形態３．図５はこの発明の実施の形
態３によるチャネルコンパレータ装置を示す構成図であ
り、図において実施の形態１および実施の形態２のもの
と同一符号は同一または相当部分を示すので説明を省略
する。１６はＡ／Ｄ変換結果格納レジスタ１の各データ
レジスタ１ａ〜１ｃに設けられた１ビットのレジスタの
Ａ／Ｄ変換終了アセマフォであり、書き込み時に“Ｈ”
となり、格納場所セレクタ５を介してＡ／Ｄ変換結果信
号１０が格納されると、“Ｌ”となるものである。１７
はＡ／Ｄ変換終了アセマフォ１６の状態変化を検出する
セマフォ検出器であり、Ａ／Ｄ変換結果格納レジスタ１
のデータレジスタ１ａ〜１ｃのいずれかのＡ／Ｄ変換終
了アセマフォ１６が“Ｈ”となれば、そのＡ／Ｄ変換終
了アセマフォ１６に対応したデータレジスタ１ａ〜１ｃ
のチャネルをチャネル情報信号８によりセレクタ制御回
路７に伝える。
態３によるチャネルコンパレータ装置を示す構成図であ
り、図において実施の形態１および実施の形態２のもの
と同一符号は同一または相当部分を示すので説明を省略
する。１６はＡ／Ｄ変換結果格納レジスタ１の各データ
レジスタ１ａ〜１ｃに設けられた１ビットのレジスタの
Ａ／Ｄ変換終了アセマフォであり、書き込み時に“Ｈ”
となり、格納場所セレクタ５を介してＡ／Ｄ変換結果信
号１０が格納されると、“Ｌ”となるものである。１７
はＡ／Ｄ変換終了アセマフォ１６の状態変化を検出する
セマフォ検出器であり、Ａ／Ｄ変換結果格納レジスタ１
のデータレジスタ１ａ〜１ｃのいずれかのＡ／Ｄ変換終
了アセマフォ１６が“Ｈ”となれば、そのＡ／Ｄ変換終
了アセマフォ１６に対応したデータレジスタ１ａ〜１ｃ
のチャネルをチャネル情報信号８によりセレクタ制御回
路７に伝える。
【００２３】以上のように、この実施の形態３によれ
ば、ソフトウェアで連続してデータレジスタ１ａ〜１ｃ
に書き込みを行った場合でも、書き込みを行ったデータ
レジスタ１ａ〜１ｃに対応するチャネルのＡ／Ｄ変換を
動作させ、Ａ／Ｄ変換結果を得ることができるので、Ｃ
ＰＵの負荷およびソフトウェアの負荷を減らすことがで
きる効果が得られる。
ば、ソフトウェアで連続してデータレジスタ１ａ〜１ｃ
に書き込みを行った場合でも、書き込みを行ったデータ
レジスタ１ａ〜１ｃに対応するチャネルのＡ／Ｄ変換を
動作させ、Ａ／Ｄ変換結果を得ることができるので、Ｃ
ＰＵの負荷およびソフトウェアの負荷を減らすことがで
きる効果が得られる。
【００２４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、チャネル選択手段によりデータレジスタに対応し
たアナログ入力チャネルを選択し、自動開始書込み手段
により自動的にＡ／Ｄ変換器の動作を開始し、その結果
をデータレジスタへ書き込むように構成したので、ＣＰ
Ｕの負荷を減らすことができる効果がある。
れば、チャネル選択手段によりデータレジスタに対応し
たアナログ入力チャネルを選択し、自動開始書込み手段
により自動的にＡ／Ｄ変換器の動作を開始し、その結果
をデータレジスタへ書き込むように構成したので、ＣＰ
Ｕの負荷を減らすことができる効果がある。
【００２５】請求項２記載の発明によれば、データレジ
スタ書込セレクタによりＡ／Ｄ変換結果格納レジスタ内
の任意のデータレジスタを選択した後、チャネル情報信
号を出力し、セレクタ制御回路によりチャネル情報信号
に基づいて、データレジスタに対応するチャネルを選択
し、チャネルセレクタ信号とＡ／Ｄ変換開始信号とを出
力するように構成したので、ＣＰＵの負荷を減らすこと
ができる効果がある。
スタ書込セレクタによりＡ／Ｄ変換結果格納レジスタ内
の任意のデータレジスタを選択した後、チャネル情報信
号を出力し、セレクタ制御回路によりチャネル情報信号
に基づいて、データレジスタに対応するチャネルを選択
し、チャネルセレクタ信号とＡ／Ｄ変換開始信号とを出
力するように構成したので、ＣＰＵの負荷を減らすこと
ができる効果がある。
【００２６】請求項３記載の発明によれば、アナログ入
力セレクタと任意のアナログ入力チャネルを選択し、Ａ
／Ｄ変換器によりセレクタ制御回路からのＡ／Ｄ変換開
始信号を入力し、Ａ／Ｄ変換器の動作終了後にＡ／Ｄ変
換結果信号を出力し、格納場所セレクタによりＡ／Ｄ変
換器から出力されたＡ／Ｄ変換結果信号をＡ／Ｄ変換結
果格納レジスタの選択されたデータレジスタに格納する
ように構成したので、ＣＰＵの負荷を減らすことができ
る効果がある。
力セレクタと任意のアナログ入力チャネルを選択し、Ａ
／Ｄ変換器によりセレクタ制御回路からのＡ／Ｄ変換開
始信号を入力し、Ａ／Ｄ変換器の動作終了後にＡ／Ｄ変
換結果信号を出力し、格納場所セレクタによりＡ／Ｄ変
換器から出力されたＡ／Ｄ変換結果信号をＡ／Ｄ変換結
果格納レジスタの選択されたデータレジスタに格納する
ように構成したので、ＣＰＵの負荷を減らすことができ
る効果がある。
【００２７】請求項４記載の発明によれば、データレジ
スタ書込セレクタによりＡ／Ｄ変換結果格納レジスタ内
の任意のデータレジスタを選択した後、チャネル情報信
号を出力し、セレクタ制御回路によりデータレジスタ書
込セレクタから出力されたチャネル情報信号に基づい
て、データレジスタに対応するチャネルを選択し、チャ
ネルセレクタ信号とＡ／Ｄ変換開始信号とを出力し、Ａ
／Ｄ変換器によりセレクタ制御回路からのＡ／Ｄ変換開
始信号を入力し、Ａ／Ｄ変換終了後にＡ／Ｄ変換結果信
号を出力し、格納場所セレクタによりＡ／Ｄ変換器から
出力されたＡ／Ｄ変換結果信号をＡ／Ｄ変換結果格納レ
ジスタの選択されたデータレジスタに格納するように構
成したので、ＣＰＵの負荷を減らすことができる効果が
ある。
スタ書込セレクタによりＡ／Ｄ変換結果格納レジスタ内
の任意のデータレジスタを選択した後、チャネル情報信
号を出力し、セレクタ制御回路によりデータレジスタ書
込セレクタから出力されたチャネル情報信号に基づい
て、データレジスタに対応するチャネルを選択し、チャ
ネルセレクタ信号とＡ／Ｄ変換開始信号とを出力し、Ａ
／Ｄ変換器によりセレクタ制御回路からのＡ／Ｄ変換開
始信号を入力し、Ａ／Ｄ変換終了後にＡ／Ｄ変換結果信
号を出力し、格納場所セレクタによりＡ／Ｄ変換器から
出力されたＡ／Ｄ変換結果信号をＡ／Ｄ変換結果格納レ
ジスタの選択されたデータレジスタに格納するように構
成したので、ＣＰＵの負荷を減らすことができる効果が
ある。
【００２８】請求項５記載の発明によれば、データレジ
スタ書込セレクタによりＡ／Ｄ変換結果格納レジスタ内
の任意のデータレジスタを選択した後、チャネル情報信
号を出力し、セレクタ制御回路によりデータレジスタ書
込セレクタから出力されたチャネル情報信号に基づい
て、データレジスタに対応するチャネルを選択し、チャ
ネルセレクタ信号とコンパレータ開始信号とを出力し、
Ａ／Ｄ変換器によりセレクタ制御回路からのコンパレー
タ開始信号を受信し、コンパレート動作終了後にコンパ
レート結果を出力し、コンパレート結果書込セレクタに
よりＡ／Ｄ変換器から出力されたコンパレート結果をコ
ンパレートデータレジスタのデータレジスタに書き込む
ように構成したので、ＣＰＵの負荷およびソフトウェア
の負荷を減らすことができる効果がある。
スタ書込セレクタによりＡ／Ｄ変換結果格納レジスタ内
の任意のデータレジスタを選択した後、チャネル情報信
号を出力し、セレクタ制御回路によりデータレジスタ書
込セレクタから出力されたチャネル情報信号に基づい
て、データレジスタに対応するチャネルを選択し、チャ
ネルセレクタ信号とコンパレータ開始信号とを出力し、
Ａ／Ｄ変換器によりセレクタ制御回路からのコンパレー
タ開始信号を受信し、コンパレート動作終了後にコンパ
レート結果を出力し、コンパレート結果書込セレクタに
よりＡ／Ｄ変換器から出力されたコンパレート結果をコ
ンパレートデータレジスタのデータレジスタに書き込む
ように構成したので、ＣＰＵの負荷およびソフトウェア
の負荷を減らすことができる効果がある。
【００２９】請求項６記載の発明によれば、セマフォ検
出器によりＡ／Ｄ変換終了アセマフォの状態変化を検出
し、Ａ／Ｄ変換終了アセマフォが“Ｈ”となれば、その
Ａ／Ｄ変換終了アセマフォに対応したデータレジスタの
チャネルをチャネル情報信号によりセレクタ制御回路に
伝えるように構成したので、ＣＰＵの負荷およびソフト
ウェアの負荷を減らすことができる効果がある。
出器によりＡ／Ｄ変換終了アセマフォの状態変化を検出
し、Ａ／Ｄ変換終了アセマフォが“Ｈ”となれば、その
Ａ／Ｄ変換終了アセマフォに対応したデータレジスタの
チャネルをチャネル情報信号によりセレクタ制御回路に
伝えるように構成したので、ＣＰＵの負荷およびソフト
ウェアの負荷を減らすことができる効果がある。
【図１】 この発明の実施の形態１によるチャネルコン
パレータ装置を示す構成図である。
パレータ装置を示す構成図である。
【図２】 この発明の実施の形態１によるチャネルコン
パレータ装置の動作手順を示すフローチャートである。
パレータ装置の動作手順を示すフローチャートである。
【図３】 この発明の実施の形態２によるチャネルコン
パレータ装置を示す構成図である。
パレータ装置を示す構成図である。
【図４】 この発明の実施の形態２によるチャネルコン
パレータ装置の動作手順を示すフローチャートである。
パレータ装置の動作手順を示すフローチャートである。
【図５】 この発明の実施の形態３によるチャネルコン
パレータ装置を示す構成図である。
パレータ装置を示す構成図である。
【図６】 従来のチャネルコンパレータ装置を示す構成
図である。
図である。
１ Ａ／Ｄ変換結果格納レジスタ（チャネル選択手
段）、１ａ〜１ｃ データレジスタ、２ Ａ／Ｄ変換器
（自動開始書込み手段）、３ アナログ入力セレクタ
（自動開始書込み手段）、４ データレジスタ書込セレ
クタ（チャネル選択手段）、５ 格納場所セレクタ（自
動開始書込み手段）、６ Ａ／Ｄ変換開始信号、７ セ
レクタ制御回路（チャネル選択手段）、８ チャネル情
報信号、９ チャネルセレクタ信号、１０ Ａ／Ｄ変換
結果信号、１２ コンパレート結果書込セレクタ、１３
コンパレート結果、１４ コンパレートデータレジス
タ、１５コンパレータ開始信号、１６ Ａ／Ｄ変換終了
アセマフォ、１７ セマフォ検出器。
段）、１ａ〜１ｃ データレジスタ、２ Ａ／Ｄ変換器
（自動開始書込み手段）、３ アナログ入力セレクタ
（自動開始書込み手段）、４ データレジスタ書込セレ
クタ（チャネル選択手段）、５ 格納場所セレクタ（自
動開始書込み手段）、６ Ａ／Ｄ変換開始信号、７ セ
レクタ制御回路（チャネル選択手段）、８ チャネル情
報信号、９ チャネルセレクタ信号、１０ Ａ／Ｄ変換
結果信号、１２ コンパレート結果書込セレクタ、１３
コンパレート結果、１４ コンパレートデータレジス
タ、１５コンパレータ開始信号、１６ Ａ／Ｄ変換終了
アセマフォ、１７ セマフォ検出器。
Claims (6)
- 【請求項１】 データレジスタに対応したアナログ入力
チャネルを選択するチャネル選択手段と、このチャネル
選択手段によりアナログ入力チャネルが選択されると、
自動的にＡ／Ｄ変換器の動作を開始し、その結果を上記
データレジスタへ書き込む自動開始書込み手段とを備え
たチャネルコンパレータ装置。 - 【請求項２】 チャネル選択手段は、複数のデータレジ
スタを有するＡ／Ｄ変換結果格納レジスタと、このＡ／
Ｄ変換結果格納レジスタ内の任意のデータレジスタを選
択した後、チャネル情報信号を出力するデータレジスタ
書込セレクタと、このデータレジスタ書込セレクタから
出力されたチャネル情報信号に基づいて、データレジス
タに対応するチャネルを選択し、チャネルセレクタ信号
とＡ／Ｄ変換開始信号とを出力するセレクタ制御回路と
を備えたことを特徴とする請求項１記載のチャネルコン
パレータ装置。 - 【請求項３】 自動開始書込み手段は、任意のアナログ
入力チャネルを選択できるアナログ入力セレクタと、セ
レクタ制御回路からのＡ／Ｄ変換開始信号を入力し、Ａ
／Ｄ変換器の動作終了後にＡ／Ｄ変換結果信号を出力す
るＡ／Ｄ変換器と、このＡ／Ｄ変換器から出力されたＡ
／Ｄ変換結果信号をＡ／Ｄ変換結果格納レジスタの選択
されたデータレジスタに格納する格納場所セレクタとを
備えたことを特徴とする請求項１記載のチャネルコンパ
レータ装置。 - 【請求項４】 複数のデータレジスタを有するＡ／Ｄ変
換結果格納レジスタと、このＡ／Ｄ変換結果格納レジス
タ内の任意のデータレジスタを選択した後、チャネル情
報信号を出力するデータレジスタ書込セレクタと、この
データレジスタ書込セレクタから出力されたチャネル情
報信号に基づいて、データレジスタに対応するチャネル
を選択し、チャネルセレクタ信号とＡ／Ｄ変換開始信号
とを出力するセレクタ制御回路と、任意のアナログ入力
チャネルを選択できるアナログ入力セレクタと、セレク
タ制御回路からのＡ／Ｄ変換開始信号を入力し、Ａ／Ｄ
変換終了後にＡ／Ｄ変換結果信号を出力するＡ／Ｄ変換
器と、このＡ／Ｄ変換器から出力されたＡ／Ｄ変換結果
信号をＡ／Ｄ変換結果格納レジスタの選択されたデータ
レジスタに格納する格納場所セレクタとを備えたチャネ
ルコンパレータ装置。 - 【請求項５】 複数のデータレジスタを有するＡ／Ｄ変
換結果格納レジスタと、このＡ／Ｄ変換結果格納レジス
タ内の任意のデータレジスタを選択した後、チャネル情
報信号を出力するデータレジスタ書込セレクタと、この
データレジスタ書込セレクタから出力された上記チャネ
ル情報信号に基づいて、上記データレジスタに対応する
チャネルを選択し、チャネルセレクタ信号とコンパレー
タ開始信号とを出力するセレクタ制御回路と、任意のア
ナログ入力チャネルを選択できるアナログ入力セレクタ
と、アナログ入力チャネルの数に対応したレジスタを有
するコンパレートデータレジスタと、セレクタ制御回路
からの上記コンパレータ開始信号を受信し、コンパレー
ト動作終了後にコンパレート結果を出力するＡ／Ｄ変換
器と、このＡ／Ｄ変換器から出力された上記コンパレー
ト結果をコンパレートデータレジスタのデータレジスタ
に書き込むコンパレート結果書込セレクタとを備えたチ
ャネルコンパレータ装置。 - 【請求項６】 Ａ／Ｄ変換結果格納レジスタの各データ
レジスタに設けられ、書き込み時に“Ｈ”となり、Ａ／
Ｄ変換結果信号が格納されると、“Ｌ”となる１ビット
のレジスタのＡ／Ｄ変換終了アセマフォと、上記Ａ／Ｄ
変換終了アセマフォの状態変化を検出し、上記Ａ／Ｄ変
換終了アセマフォが“Ｈ”となれば、そのＡ／Ｄ変換終
了アセマフォに対応したデータレジスタのチャネルを上
記チャネル情報信号によりセレクタ制御回路に伝えるセ
マフォ検出器とを備えたことを特徴とする請求項１記載
のチャネルコンパレータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12476296A JPH09312570A (ja) | 1996-05-20 | 1996-05-20 | チャネルコンパレータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12476296A JPH09312570A (ja) | 1996-05-20 | 1996-05-20 | チャネルコンパレータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312570A true JPH09312570A (ja) | 1997-12-02 |
Family
ID=14893489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12476296A Pending JPH09312570A (ja) | 1996-05-20 | 1996-05-20 | チャネルコンパレータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10403535B2 (en) | 2014-08-15 | 2019-09-03 | Applied Materials, Inc. | Method and apparatus of processing wafers with compressive or tensile stress at elevated temperatures in a plasma enhanced chemical vapor deposition system |
-
1996
- 1996-05-20 JP JP12476296A patent/JPH09312570A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10403535B2 (en) | 2014-08-15 | 2019-09-03 | Applied Materials, Inc. | Method and apparatus of processing wafers with compressive or tensile stress at elevated temperatures in a plasma enhanced chemical vapor deposition system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7130952B2 (en) | Data transmit method and data transmit apparatus | |
| JP2553753B2 (ja) | Ａｄ変換装置 | |
| US6272568B1 (en) | Method for recording information on a memory | |
| JPH09312570A (ja) | チャネルコンパレータ装置 | |
| KR100273610B1 (ko) | 아날로그/디지탈 변환 장치 | |
| JPH08307269A (ja) | アナログ・ディジタル変換器 | |
| JPH10143350A (ja) | 先入れ先出しメモリ制御システム | |
| US20050190659A1 (en) | Audio reproducing apparatus | |
| AU725922B2 (en) | Speech reproducing device capable of reproducing long-time speech with reduced memory | |
| JP2545478B2 (ja) | スタ―トビット検出回路 | |
| JP2555293B2 (ja) | 音声信号遅延装置 | |
| JPH05284025A (ja) | アナログ／デジタル変換回路 | |
| KR100472215B1 (ko) | 이미지 스캐너 기능을 가진 보이스 레코더 및 그 데이터처리방법 | |
| US6076122A (en) | Microcomputer communicating analog-to-digital conversion results to central processing unit | |
| KR970002388B1 (ko) | 휴대용 정보단말기의 오디오처리장치 | |
| JP2894395B2 (ja) | 映像信号切替装置 | |
| JPS63316126A (ja) | パタ−ン検出回路 | |
| JPH06152421A (ja) | Ａ／ｄ変換装置 | |
| JPH0798695A (ja) | マイクロコンピューター | |
| JPH07105115B2 (ja) | ディジタル・アナログ変換装置 | |
| JPH04274618A (ja) | 逐次比較型ａ／ｄ変換装置 | |
| JPH04371032A (ja) | デジタルデータ処理回路 | |
| JPS60253323A (ja) | 圧伸処理回路 | |
| JP2004213063A (ja) | バッファ装置及びディスクコントローラ | |
| JPS6058628B2 (ja) | フアクシミリ信号符号化方式 |