JPS60253323A - 圧伸処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、折線処理によって例えば’１０ビットのパ
ルス符号変調（以下、ＰＣＩＶｌと称する〕信号を８ビ
ツトに圧縮したり、８ビツトからｌＯビットに伸張する
ための圧伸処理回路に関する。

〔発明の技術的背景〕

テープ幅が約８ｕの磁気テープを用いるヘリカルスキャ
ン方式のビデオテープレコーダ（以下、’ＶＴＲと称す
る）、いわゆる８韮ＶＴＲにおいては、ＰＣＭ化された
音声信号の記録がオプションとして考えられている。こ
の場合。

ＰＣＭ化された音声信号はビデオトラックの延長上に記
録される。すなわち、シリンダに対するテープの巻付は
角度を１つのヘッドの角度割より多くとシ、複数のヘッ
ドが同時にテープに接する期間を設け、この期間ＫＰＣ
Ｍ化された音声４Ｍ号を記録するようになっている。

磁気テープに記録される音声信号は８ビツトであるが、
折線処理による圧伸に換によジ。

１０ビツト相尚のダイナミックレンＶｋＮている。

第３図はＰＣＭ記録はれる音声信号の記録。

再生系のデジタル処理部分を示す（ロ）略図である。

第３図において、ます記録系の回路全説明すると、端子
１１に印加はれるアナログの音声信号はアナログ／デジ
タル変換回路１２に入力され、１０ビツトのデジタルデ
ータに変換される。

そして、１０ビツト／８ビツト折線圧縮処理回路１３で
８ビツトのデジタルデータに圧縮される。この８ビツト
のデジタルデータは記録処理回路１４にて、インターリ
ーブ、エラー訂正検出コードの付加の処理を受け、その
後、テープフォーマットに従った所定の変調ヲ受ける。

この４ｇ号を配録増幅回路ノ５にて増幅し、最ａ記録電
流にしてヘッド１６ｖｃて磁気チー１１７にｄ己録する
。

次に、再生系の回路を説明すると、ヘッド１６よυ取り
出された篭気他号Ｖｉ再生増幅回路Ｊ８Ｖ？：て増幅さ
れる。そして、再生処理回路ノ９にて、　ｏｔｉｄ、デ
ィンターリーブ、エラー訂正を施された後、８ビツトの
デジタルデータとして取り出される。この８ビツトのデ
ジタルデータは８ビツト／１０ビツト折線伸張処理回路
２０で３０ピツトのデジタルデータに戻はれる。

このデータはデジタル／アナログ変換回路２ノによフア
ナログ信号に変換され、端子２２に導びかれる。

８ビツトと１０ビツトの圧伸処理は次のようｒ（シて行
われる。ｌＯビットのデジタルデータは、１０進数で（
＋５１１〜−５１２）の数値情報を表すことができる。

これを８ビツト（＋１２７〜−１２８）で表す為に、全
体を７つのランクに分けて圧伸処理を行う。圧伸率は（
）に近い程小さく、０から遠い程大きい。圧縮の方式と
しては、２進数の桁の大きい数になると、下位桁を切り
捨てて８ビツトとすることを基本としている。ここで、
最小値より−３〜＋３（０を含む）１に７ランクと名付
ける。

まず、記録時の圧縮処理を示す。０ランクは一１６〜十
１５（１１１１１１００００〜００００００１１１１）
の範囲で、この間の数値は単純に下位８ビツトが出力さ
れ、何の処理も受けない。よって、８ビツトでも、−１
６〜＋１５（１１１１００００〜（１０００１１１１）
である。

＋１ランクは＋１６〜＋６３　（’０００００１０００
０〜００００１１１１１１）の範囲で、ここではＬＳＢ
か切り捨てられる。切り捨てて下位８ビツトを出力する
と、＋１６は＋８となって０ランクと同じデータとなる
。これを防ぎ、８ビツトデータを充分に使うために、？
ｉｉ！正数として８を加える。よって、８ビツトのデジ
タル信号は＋１６〜＋３９　（０００１（１０００〜０
０１００１１１）となる。−１ランクは−１７〜−６４
（１１１１１０１１１１〜 １１１１００００００）の範囲で、補正数が−８となる
以外は＋１ランクとｌｉｊじ処理を受ける。よって、出
力は−１７〜’　−４０（１１１０１１１１〜１１０１
１０００）となる。

＋２ラン’）は＋６４〜＋　３１９　（０００１０００
０００〜０１００１１１１１１）　の範囲で、ここでは
、下位２ピツトが切り捨てられる。加えられる補正数は
２４で、この結果出力される８ビツトのデータは＋４０
〜＋１０３　（００１０１０００〜０１１００１１１　
）でおる。−２ランクは−６５〜−３２０（１１１０１
１１１１１−１０１，１００００００）の範囲で、ここ
での処理は、補正数が−２４となる以外は＋２ランクの
処理と同じである。よって、出力される８ビツトデータ
は−４１〜−１０４（１１０１０１１１〜１００１１Ｏ
００）となる。

＋３ランクは＋３２０〜＋５１１　（０１０１００００
００〜０１１１１１１１１１）　の範囲で、切り捨てる
ビットは下位３桁となり、補正数も＋６４と大きくなる
。この結果、出力逼れる８ビツトデータは＋１０４〜＋
１２７　（０１１０１０００〜０１１１１１１１）とな
る。−３ランクは−３２１〜−５１２（１０１０１１１
１１１−１０００００００００）の範囲で、補正数が−
６４である以外は＋３ランクと同じ処理を受ける。よっ
て出力される８ビツトデータは−１０５〜−１２８ （１００１（１１１１−１００００００）である。

再生時は記録時と逆の処理が行われる。すなわち１桁上
げを行った仮補正数が引かれる。この場合、無の情報か
ら、切り捨てられた下位ビットの再生はできないので、
この切り捨てられたビットに対してはすべて０を定めて
再生する。

次に、従来の圧縮処理回路１３及び伸張処理回路２０に
ついてそれぞれ第４図及び第５図を参照しながら説明す
る。

まず、第４図において、シリアルな１０ピツトの音声Ｐ
ＣＭデータは、入力端子２５より入力され、シリアル／
パラレル′ｆＬ候回路２６でパラレルなデータとして記
憶される。ここで、ビット列は１がＬＳＢ（最下位どツ
））、ｊがＭＳＢ（最上位ビット）となり、桁順に並ん
でいる。

この１０ピツトの入力データの上位６ビツトはランク判
定回路２７に入力され、上記入力データの７つのランク
の判定がなされる。この判定結果に従って選択回路２８
では、８桁のスイッチが連動して動作し、出力データと
するビット列の桁をｌθビットの入力データのビット列
から選択することで、前述の下位ビットの切り捨で処理
を行う。加算回路２９は上記ランクの判定結果に従って
補正数を設定し１選択回路２８によって８ビツトとされ
たデータに加算する。これにより、圧縮された８ビツト
の音声ＰＣＭデータが得られたことになり、このパラレ
ルな８ビツトデータは、パラレル／クリアル変換回路３
０にて、シリアルなデータに変換され、出力端子３１よ
５ＬＳＢ”ａ”から出力される。

次に、第５図を用いて伸張処理を説明する。

再生された８ビツトのシリアルなデータは入力端子３５
よりシリア、ル／パラレル変換回路３６に与えられ、パ
ラレルなデータに変換される。

この８ビツトの入力データの上位５ビツトはランク判定
回路３７に入力されてランクの判定かなされる。加算回
路ｓｇ’６−１判定ランクに従った補正数を設定し、こ
れを入力データから引く処理を行う。選択回路３９はこ
の補正加算された入力データをビット付加により伸張し
、１０ピツトのパラレルデータを得る。このパラレルデ
ータはパラレル／シリアル変換回路４０にてシリアルな
データに変換され、出力端子４１よりＬＳＢ”ａ”から
出力石れる。

〔背景技術の間一点〕

ところで、第４図の圧縮処理回路と第５図の伸張処理回
路を比べた場合、セリえは加算回路２９と加算回路３８
にみられるように、似たような機能を来す回路が多い。

したかって、各回路を１つにし、これを圧縮処理と伸張
処理で兼用することが望筺れる。

しかしなから、従来ｔｉ、圧総処理と伸張処理における
補正数のｔｆ４′１＃処理と下位ビットの処理の順序が
逆である点や後者のビット処理がデータのパラレル処理
によって行われるため、これ′ｆ：実竹する選択回路２
８と選択回路３９の配線が全く異なる点などにより、圧
縮処理と伸張処理を同一回路で集塊することかできなか
った。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、圧
縮処理と伸張処理を１つの回路で兼用することができる
圧伸処理回路を提供することを目的とする。

〔発明の概要〕

この発明は、圧縮処理における補正数の加算や伸張処理
における補正数の引算といった補正数の演算処理を、圧
縮処理における下位ビットの切捨てや伸張処理における
下位ビットの付加といったビット処理の前に設定するこ
とＶＣより。

圧縮処理と伸張処理を１つの回路で実現することをねら
ったものである。

そこで、圧縮処理にて加算される補正数は下位ビットを
考慮して予め桁上げすることにより。

この加算処理をビットの切捨て処理の前に行うことがで
きるようにしである。また、補正数の演算処理の済んだ
データに対する上記ビット処理をシリアルに行うことに
より、圧縮時のビット切捨てと伸張時のビット付加を同
一回路で行い得るようにしである。すなわち、補正数の
演算処理の済んだデータをパラレルに記憶し、これを下
位方向にシフトしながらシリアルに出力するパラレル／
シリアル変換手段が設けられる。

圧縮時は、これに補正数か加算されたデータか記憶され
る。伸張時は、補正数が引算されたデータの下位に圧縮
時の最大切捨てビット数と同じビット数のデータの付加
きれたものが記憶される。この付加データの各ビットは
同じ２進値となっている。そして、このようにして得ら
れたパラレルデータ會シリアルに出力する際に。

そのＬＳＢをランクの判定結果に従って設定することに
より、上記ビット処理を実現するものである。この場合
、ＬＳＢの選択対象となるパラレルデータの下位ビット
数は、上記最大切捨てビット数よりｌ多い数となってい
る。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を詳細に説明
する。

第１図及び第２図は一実施例の構成を示す回路図で、そ
れぞれ圧縮処理モード、伸張処理モードを示す。

第１図において、まず、記録時の圧縮処理動作を説明す
る。入力端子４５には、ｌＯピットのＰ　ＣＭ　ＩＮ号
がシリアルデータ（下位よりａ〜ｊ）として入力される
。このシリアルデータはＩＯビットのシリアル／パラレ
ル変換回路４６にてパラレルデータに変換される。ラン
ク判定回路４７は上記パラレルデータの上位６ビツトの
データを用いてこのパラレルデータのランフケ判定する
。この判定結果は加算回路４８、ＬＳＢ選択スイッチ回
路５１に送られる。

加算回路４８は上記判定結果に従って、上述したような
下位ビットの切捨てに伴ってランク間で数値が重なるこ
とを避けるための補正数を設定し、これを上記パラレル
データに加算する。

この場合、加算される補正数は、この加算処理が上述し
た従来回路と違って下位ビットの切捨て処理の前に行わ
れるので、切り捨てられるビット数たけ桁上げした形で
行われる７例えは。

＋３ランクの補正数は、−１述のように、＋６４である
。これを２進数で示すと、７桁目″１ｇＰｊに１がたつ
。しかし、後で下位３ビツトを切り捨てるので、この発
明では、３桁上の１０桁目１ｊ”に１を加えるように＆
上記加算処理を行う。これは、２進法で下位３ビツトを
切り捨てルコとは、１０進法でＦｉ８で割ることだから
。

その除算の後で加える数を、除算の前に８倍して加える
ことに４しいから問題がない。なお、数値が負の場合は
、桁あぶれか生じるので、加算回路４８の出力ビットに
は桁あふれビットか用意され、全体で１１ビツト（１位
よｊ）　ａ　−ｋ　）とされている。

このようにして得られた１１ビツトのパラレルデータは
１１ビツトのパラレル／シリアル変換回路５０に入力さ
れる。加算回路４８の下位３ビツトとパラレル／シリア
ル変換回路４９の下位３ビツトとの間には、スイッチ回
路４９か挿入されている。このスイッチ回路４９は２便
室上＆機械的スイッチで示される３個のスイッチ４９１
〜４９３を有する。各スイッチ４９１〜４９３は上記１
１ビツトデータの下位３ビツトの各ビットに対応する。

圧縮処理においては。

各スイッチ４９１〜４９３の可動接片（”）はいずれも
固定接点（ｙ）に接続されており、下位３ビツト１ａ“
〜Ｉ′Ｃ”のデータはそれぞれスイッチ４９１〜４９３
を介してパラレル／シリアル変換回路５０に入力される
。

スイッチ回路４９のスイッチ数は、圧縮処理において切
り捨てられる最大ビット数、今の例では、±３ランクで
切り捨℃られる３ビツトに一致する。

パラレル／シリアル変換回路５０に記障された１１ビツ
トのパラレルデータは％ＬＳＢ選択スイッチ回路５１Ｖ
Ｃて適宜ＬＳＢを設定され、とσＬＳＢも含めた上位ピ
ットのパラレルデータが８ピツト圧縮ＰＣＭｆｓ号とし
てシリアルＶこ出力端子５２に尋びかれる。

すなわち１便宜上１機械的スイッチで示されるスイッチ
回路５ノは、パラレル／シリアル変換回路５０の下位４
ビツトに接＃！ｊｃされる４つの固定接点（ｑ、）〜（
ｑ　４）　を有する。そして、ランク判定回路４７にて
判定されたランクに従って可動接片（ｐ）が固定接点Ｃ
Ｑ　Ｉ）〜（ｑ、）のいずれか１つに接続され、接続さ
れたｈ定接点に対応するピットをＬＳＢとして選択する
ようになっている。

例えば、可動接片（Ｐ）か１１定接点（ｑｌ）に接続さ
れると、圧縮Ｐ　ＣＭ　（ｔ＋号としては、８なＬＳＢ
としてａ　％　ｈの下位８ピツトのデータが出力される
。これは、下位ビットの切捨てが０．つまり下位ビット
の切捨てが無いからＯランクの処理に相当する。固定接
点（Ｑｔ）ＶＣ対する接続では。

出力はｂ　Ｑ　ｉの８ビツトとなυ、ａは切り捨１られ
る。固定接点（ｑＳ）に対する接続では、出力はｃ　−
ｊの８ピツトとなり、ａ、ｂ２桁が切り捨てられる。固
定接点（ｑ４）に対する接続では。

出力Ｂｄ−にの８ピツトとなり、ａ−ｃの３桁　”力・
切り捨てられる。このようにして６０１±１〜±３ラン
クの下位と・ットの切捨てによる圧縮処理が行われ、８
ビツトのＰ　ＣＭ　１ｇ号がシリアルデータとして出力
端子５２より出力される。

なお、スイッチ回′＃＆５１において、下位ビットに接
続される固定接点の′数は、切夛捨てられる最大ビット
数より１多くなっている。

次に、第２図を用いて再生時の伸張処理を説明する。こ
の場合は、先の圧縮処理よに比べて各回路の処理か若干
異なる点を除いて、圧縮処理と同じような流れで処理さ
れる。

すなわち、再生された８ビツトのシリアルなＰＣＭ＠号
は入力端子４５よりシリアル／パラレル変換回路４６に
入力され８ピツトのパラレルデータとはれる。ランク判
定回路４７は、今度は、８ビツトのパラレルデータの上
位５ビツトを使ってこのパラレルデータのランクを判定
する。加算回路４８は判定されたランクに応じた補正数
を設定し、上記８ピツトのパラレルデータに加算する。

この場合の補正数は上記圧縮処理において加算される補
正数（但し１桁上げをしない状態の補正数）の逆の補正
数でｉる。

つ１り、この伸張処理においては、加算回路４８は、実
質的に圧縮処理において加算された補正数を引く演算を
行う。

このようにして、補正数の減算されｆｃ８ピットのパラ
レルデータは上記１１ビツトのパラレル／シリアル変換
回路５０の上位８ピツトに入力される。また、スイッチ
回路４９の各スイッチ４９１〜４９３の可動接片（ｘ）
は固定接点Ｃ１）に接続されている。したがって、上６
ｃバ４ラレル／シリアル変換回路５０の下位３ビツトに
はそれぞれ２進値２図示の場合、ｅ　□　１１がセット
される。

このようにして得られた１１ビツトのパラレルデータは
ＬＳＢ選択スイッチ回路５１によって下位４ビツトのい
ずれか１つがＬＳＢとして選択され、１０ビツトのシリ
アルデータとして出力端子５２から出力される。すなわ
ち、ランク判定回路４７０判定結果が０ランクである場
合は、可動接片φ〕は固定接点（ｑ、〕に接続され。

ｄがＬＳＢとして選択きれる。この場合、１０ビットの
伸張シリアルデータ＃ｉｋを３回繰り返すことにより、
”ｋｋｋ　ｊ　ｌｈｇｆ’ｅｄ”として得られる。２進
法の数値は、数値情報以上の桁（例えば”１５”は”　
ｌ　１１１　’テ４桁ｉでか数値情報となる）は、正の
ときは全て０”、負のときは”ｌ”である。し念がって
、０ランクでは６桁以上は数値情報が入らないので。

上述したような処理を行っても間仙はない。

±１ランクでは、可動接片（ｐ）は端子（ｑ、）に接続
され、ＬＳＢとして１Ｃ”が選択される。これによ！ｌ
）、ＬＳＢＫ”０”ｄｉ付加サす。

”ｋｋｊｌｈｇｆｅｄｃ”なるｌＯとットデータがシリ
アルに出力される。同様に、±２ランクでは、可動接片
（ｐ）は固定接点（ｑｔ）に接続され、下位２ビツト”
ｃｂ”に６０”全付加してＩｌｋｊｌｈｇｆｅｄｃｂ”
なるｌＯビットデータが出力される。±３ランクでは、
可動接片（ｐ）は固定接点（ｑｔ）Ｋ接続され、下位３
ピツト智ｃｂａ″にＩｆ　０１１を付加し”て。

”ｊ　ｉｈｇｆｅｄｅｂａ’なるｌＯビットデータが出
力σれる。この場合、ｕｋ″が切り捨てられるが、これ
は次のようｆｔ理由により問題はない。すなわち、±３
ランクのデータは、圧縮処理において下位３ビツトを切
、り捨てて実質的に７ビツトとなっており、圧縮処理に
よって得られｆｃ　８ピツトデータのＭＳＢ（ｋ）Ｖｉ
既に情報を含んでいないので問題はない。

このように、スイッチ回路５ノは、伸張処理時、圧縮処
理によって切り捨てられた下位ビットを付加することに
よ、り、１０ビットの伸張ＰＣＭ伯号をシリアルに得る
。

以上詳述したようにこの実施例によれは、圧縮処理と伸
張処理を１つの回路で処理することができるので、従来
の圧伸処理回路に比べ１回路規模を半減できる。

また、下位ビットの切捨てや付加はシリアルに処理場れ
るので、その回路構成が単純化され。

従来の選択回路２Ｂ、３９（／Ｃみられるように上記処
理をパラレルに行う場合のような複雑な配＆ｌを必要と
しない。

ざらに、スイッチ回路４９．５１で用いられるスイッチ
の数は従来の選択回路ＪＪＩ、Ｊ９で用いられるスイッ
チの数に比べかなり少なく。

これによる素子数の削減も期待できる。

以上のような効果により、集積回路化の際にも１回路パ
ターンの単純化、集積口路のテップサイズが小型化され
、大輪なコストダウンが見込まれる。

なお、この発明は先の実施例に限定されるものではなく
、この他にも発明の嶽旨を逸脱しない範囲で種々様々変
形実施可能でおる。

〔発明の効果〕

このようにこの発明によれば、圧縮処理と伸張処理に兼
用できる圧伸処理回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図で、特
に圧縮処理モードを示す図、第２図は同様に、伸張処理
モードをネオ回路図、第３図Ｆｉ８朋ＶＴＲにおける従
来のＰＣＭ処理回路の全体的な構成を示す回路図、第４
図は第３南に示す圧縮処理回路の構成を示す回路図、第
５図は同様に伸張処理回路の構成を示す回路である。 ４５・・・入力端子、４６・・・シリアル／パラレル変
換回路、４７・・・ランク判定回路、４８・・・加算回
路、４９・・・スイッチ回路、５０・・・パラレル／シ
リアル変換回路、５１・・・ＬＳＢ選択スイッチ回路、
５２・・・出力端子。 出願人代理人　弁理士　鈴　江　武　彦第４図 ２６ 第５図

Claims (1)

1. 【特許請求の範囲】 ＰＣＭ信号をそのレベルに応じて複数のランクに分け、
   このランクに従って下位の切捨てビット数やランク間で
   の数値の重なりを防ぐ補正数全設定することにより、折
   線処理によって上記ＰＣＭ信号の圧縮及びこの圧縮きれ
   たＰＣＭ信号の伸張を行う圧伸処理回路において、入力
   ＰＣＭ信号の上記ランクを判定するランク判定手段と。 このランク判定手段によって判定されたランクに応じた
   補正数を、圧縮処理時は上ｇじ入力ＰＣＭ信号に加算し
   、伸張処理時は上記入力ＰＣＭ信号から減算するび算手
   段と。 この演算手段から出力σれるＰ　ＣＭ　１Ｍ号をパラレ
   ルｙｃ記憶し、この記憶データを下位方向にシフトしな
   がらシリアルに出力可能なパラレル／シリアル変換手段
   と。 圧縮処理時は、前記演算手段から出力？れるＰＣＭ信号
   ヲ前記パラレル／シリアル袈換手段に入力し、伸張処理
   時は、圧縮処理にて切り捨てられる最大ビット数と同じ
   ビット数で各ビットに同じ２進値が設定されたデータを
   前記演算手段から出力されるＰＣＭＧｇ号の下位に付加
   して前記パラレル／シリアル変換手段に入力する入力切
   換手段と。 上記パラレル／シリアル変換手段から出力されるシリア
   ルデータのＬＳＢ’！＋、上記最大切捨てビット数よジ
   １多い下位ビットの中から上記ランク判定手段によって
   判定されたランクに従って選択するＬＳＢ選択手段とを
   具備し２上す己圧陥処理において加算される補正数は切
   捨てビット数に応じて桁上げされるように構成されてい
   ることを特徴とする圧伸処理回路。